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面向存算一体芯片的模拟计算阵列中存算一体芯片的粗粒度可重构存算一体架构与动态数据流调度.docx

更新时间：2026-09-19 18:23:53 大小：37K 上传用户：江岚查看TA发布的资源 标签：存算一体 CGRA RRAM 动态数据流调度可重构架构 下载积分：2分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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面向存算一体芯片的模拟计算阵列中存算一体芯片的粗粒度可重构存算一体架构与动态数据流调度

摘要

粗粒度可重构架构（CGRA）通过将计算单元组织为可动态配置的二维网格，实现了对多样化神经网络架构的高效映射，在灵活性和效率之间取得了平衡。本文基于清微智能TX系列可重构芯片的技术路线，设计了一种面向存算一体的可重构计算架构，将RRAM存算单元嵌入CGRA的处理单元（PE）中，使每个PE既可作为存储单元又可作为计算单元。通过动态数据流调度，在不同神经网络层之间自动切换PE的配置，计算单元利用率从传统脉动阵列的60%提升至90%以上。在28nm工艺下，芯片的能效比达到10-100TOPS/W，为存算一体芯片的通用AI加速提供了灵活高效的架构方案。

一、可重构存算一体架构的基本原理

1.1 CGRA架构

CGRA由多个基本处理单元（PE）组成，PE之间通过可编程互连网络连接。每个PE包含RRAM存算单元、本地控制器和输入输出缓冲器，可独立配置为矩阵乘法、向量加法或激活函数计算模式。

1.2 动态数据流调度

编译器生成数据依赖图后，硬件调度器根据图拓扑在PE之间动态分配计算任务。当某个PE的计算负载过重时，自动将任务迁移到空闲PE。

二、架构设计

2.1 存算一体PE

每个PE集成了1KB的RRAM存算阵列，可存储神经网络的局部权重。PE支持INT4/INT8精度配置，在计算模式下完成矩阵乘加运算，在存储模式下保持权重数据。

2.2 可重构互连网络

PE之间通过交叉开关网络互联，网络的拓扑结构在编译阶段确定。互连网络支持多播和广播，数据在PE之间的传输延迟为1ns。

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面向存算一体芯片的模拟计算阵列中存算一体芯片的粗粒度可重构存算一体架构与动态数据流调度

摘要

一、可重构存算一体架构的基本原理

1.1 CGRA架构

1.2 动态数据流调度

二、架构设计

2.1 存算一体PE

2.2 可重构互连网络

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