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面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的软硬件协同仿真与验证平台.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的软硬件协同仿真与验证平台
摘要
车载存算一体芯片的复杂度和规模已达到传统验证方法的极限——超100亿晶体管、多种异构计算单元和存算阵列的协同工作需要全新的验证方法。本文针对车载存算一体芯片的验证需求，设计了一种面向存算融合架构的软硬件协同仿真与验证平台，包括功能模拟器、性能模拟器、功耗模拟器和硬件加速仿真器四个层次。该平台支持从单指令级到系统级的全栈仿真，仿真速度比传统RTL仿真快1000倍以上，可以在芯片流片前完成完整的软件栈验证和性能评估，为车载存算一体芯片的快速迭代提供了高效的验证平台。
一、验证的挑战
1.1 设计复杂度
车载存算一体芯片包含CPU、GPU、NPU和存算阵列等多种异构计算单元，各单元之间的交互逻辑复杂，传统的RTL仿真速度极慢，无法在合理时间内完成系统级验证。
1.2 软件栈验证
存算一体芯片的独特指令集需要配套的编译器、驱动程序和运行时库，软件栈的验证需要在芯片流片前完成，否则可能导致流片失败。
二、协同仿真平台架构
2.1 功能模拟器
功能模拟器使用C++实现存算一体芯片的指令集模拟，支持单指令级精确模拟。模拟器的速度约为10MIPS，可在几分钟内完成典型推理任务的模拟。
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