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面向存算一体芯片的模拟计算阵列中存算一体芯片的忆阻器岛式脉动阵列可重构加速器.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的忆阻器岛式脉动阵列可重构加速器
摘要
脉动阵列（Systolic Array）是神经网络加速器中广泛采用的计算架构，通过数据的规律性流动实现高吞吐量的矩阵乘加运算。然而，传统脉动阵列的固定拓扑结构难以适应不同神经网络层的尺寸变化，导致计算单元利用率下降。本文提出了一种基于忆阻器岛的脉动阵列可重构加速器，将RRAM计算单元组织为可独立配置的"忆阻器岛"，通过岛间可重构互连网络动态调整阵列的拓扑结构，实现了对多种神经网络层的高效映射，计算单元利用率从传统方案的60%提升至90%以上。
一、脉动阵列在存算一体芯片中的应用
1.1 脉动阵列的基本原理
脉动阵列由规则排列的处理单元（PE）组成，数据在阵列中沿固定方向同步流动，每个PE执行乘加运算。在神经网络加速中，脉动阵列通常执行矩阵乘法 
，其中矩阵A沿行方向流动，矩阵B沿列方向流动，在PE处完成乘加后沿对角线方向输出。脉动阵列的优势在于数据复用率高、访问模式规则、控制逻辑简单。
1.2 固定拓扑的局限性
传统脉动阵列的拓扑结构在芯片设计时已固定，无法适应不同神经网络层的尺寸变化。例如，当脉动阵列尺寸为128×128时，处理64×64的矩阵乘法时，计算单元利用率仅为25%；处理256×256的矩阵乘法时，需要将矩阵分块后在阵列上多次执行，增加了数据搬移开销。在典型神经网络中，各层矩阵尺寸的差异导致脉动阵列的平均利用率仅为50%-65%。
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