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面向存算一体芯片的模拟计算阵列中存算一体芯片的异质集成与芯粒间互连技术.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的异质集成与芯粒间互连技术
摘要
随着存算一体芯片向更大规模、更高性能发展，单片集成方案面临光刻面积限制、良率下降和成本飙升等挑战。异质集成——通过Chiplet芯粒技术将不同功能模块（如模拟计算阵列、数字控制逻辑、高带宽存储）分别制造后集成封装——成为突破单片集成瓶颈的有效途径。本文针对存算一体芯片的异质集成需求，设计了一种面向存算一体应用的Chiplet互连架构，提出了基于UCIe标准的物理层适配方案和低延迟协议层优化策略，实现了多芯粒间的数据一致性传输，芯粒间互连带宽达到1TB/s以上，延迟控制在10ns以内。
一、存算一体芯片的异质集成需求
1.1 单片集成面临的挑战
存算一体芯片在向大算力、高集成度方向发展时，单片集成方案面临多重挑战。光刻面积限制——先进工艺节点的光刻掩模版面积有限（约858mm²），限制了单芯片的最大尺寸。当模拟计算阵列规模超过512×512时，单片面积已接近掩模版极限，导致良率急剧下降。成本效益——在7nm以下节点，芯片面积每增加一倍，制造成本增加约3倍，而良率降低约50%，使得大面积芯片的单位算力成本急剧上升。工艺兼容性——模拟计算阵列（RRAM/PCM器件）与数字逻辑电路的最佳工艺节点不同，前者更适合成熟节点（28nm-40nm）以降低漏电流，后者需要先进节点（7nm以下）以提升计算密度，单片集成无法同时满足两者的最优工艺需求。
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