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面向存算一体芯片的模拟计算阵列中存算一体芯片的晶体管级工艺偏差分析与设计鲁棒性优化.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的晶体管级工艺偏差分析与设计鲁棒性优化
摘要
随着先进制程工艺向7nm及以下节点推进，晶体管级工艺偏差——包括随机掺杂涨落、线边缘粗糙度、氧化物厚度波动等——对模拟计算阵列的精度和良率产生了严重影响。与传统数字电路不同，模拟计算阵列对晶体管参数的偏差极为敏感，细微的工艺波动即可导致计算精度的显著下降。本文针对存算一体芯片模拟计算阵列的工艺偏差问题，建立了从晶体管级到阵列级的全链路偏差传播模型，提出了统计设计优化方法，将阵列良率从传统设计方法的68%提升至95%以上。
一、工艺偏差的来源与分类
1.1 全局偏差与局部偏差
工艺偏差可分为全局偏差和局部偏差两大类。全局偏差（也称工艺角偏差）影响同一晶圆上所有晶体管，表现为晶体管阈值电压（Vth）、栅氧厚度（Tox）和沟道长度（L）等参数的整体偏移。典型工艺角包括TT（Typical-Typical）、FF（Fast-Fast）、SS（Slow-Slow）、FS（Fast-Slow）和SF（Slow-Fast）五种，各工艺角下的晶体管速度差异可达30%以上。
局部偏差（也称随机偏差）源于制造过程中的随机效应，在先进工艺节点下尤为显著。其主要来源包括：随机掺杂涨落——晶体管沟道中的掺杂原子数量波动导致Vth的随机变化，在7nm节点下，Vth的标准差可达20mV以上；线边缘粗糙度——光刻和刻蚀工艺中栅极边缘的粗糙度导致有效沟道长度的变化；氧化物厚度波动——栅氧厚度的原子级波动导致隧穿电流和阈值电压的随机变化。
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