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基于AD9914的点频程序（VerilogHDL）

更新时间：2019-10-11 09:58:32 大小：1M 上传用户：wzy001专属查看TA发布的资源 标签：ad9914verilog hdl并口控制 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

本程序主要是实现FPGA或者CPLD对AD9914的控制，产生300MHZ至1000MHZ的点频信号，通过并口来调控。有需要参考的可以下载浏览，适合新手学习。

部分文件列表

文件名文件大小修改时间
DDS_3G_20M_（100M-790M）_cpld/AD9914B.bsf4KB2018-11-12 10:04:08
DDS_3G_20M_（100M-790M）_cpld/AD9914B.inc1KB2018-11-12 10:04:02
DDS_3G_20M_（100M-790M）_cpld/AD9914B.v4KB2019-07-08 17:39:38
DDS_3G_20M_（100M-790M）_cpld/AD9914B.v.bak4KB2019-05-08 10:51:34
DDS_3G_20M_（100M-790M）_cpld/clk_2.bsf2KB2018-09-20 10:23:00
DDS_3G_20M_（100M-790M）_cpld/clk_2.v1KB2018-09-20 10:32:42
DDS_3G_20M_（100M-790M）_cpld/clk_2.v.bak1KB2018-09-20 10:32:22
DDS_3G_20M_（100M-790M）_cpld/db/add_sub_3vg.tdf6KB2019-05-08 10:50:22
DDS_3G_20M_（100M-790M）_cpld/db/add_sub_4vg.tdf6KB2018-11-08 17:46:08
DDS_3G_20M_（100M-790M）_cpld/db/add_sub_e7c.tdf2KB2019-05-08 10:51:38
DDS_3G_20M_（100M-790M）_cpld/db/add_sub_f7c.tdf2KB2019-05-08 10:51:38
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