cyclone4 FPGA读写AD7606数据并通过VGA波形显示例程Verilog逻辑源码Quar

cyclone4 FPGA读写AD7606数据并通过VGA波形显示例程Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。

 ADC 模块型号为 AN706，最大采样率 200Khz，精度为

16 位。实验中把 AN706 的 2 路输入以波形方式在 VGA 上显示出来，我们可以用更加直观的方式

观察波形，是一个数字示波器雏形。

D7606 是一款集成式 8 通道同步采样数据采集系统，片内集成输入放大器、过压保护电路、

二阶模拟抗混叠滤波器、模拟多路复用器、16 位 200 kSPS SAR ADC 和一个数字滤波器, 2.5 V 基准

电压源、基准电压缓冲以及高速串行和并行接口。

AD7606 采用+5V 单电源供电, 可以处理±10V 和±5V 真双极性输入信号, 同时所有通道均以高

达 200KSPS 的吞吐速率采样。输入钳位保护电路可以耐受最高达±16.5V 的电压。

无论以何种采样频率工作, AD7606 的模拟输入阻抗均为 1M 欧姆。它采用单电源工作方式, 具

有片内滤波和高输入阻抗, 因此无需驱动运算放大器和外部双极性电源。

AD7606 抗混叠滤波器的 3dB 截至频率为 22kHz; 当采样速率为 200kSPS 时, 它具有 40dB 抗混

叠抑制特性。灵活的数字滤波器采用引脚驱动, 可以改善信噪比(SNR), 并降低 3dB 带宽。

module top(

input                       clk,

input                       rst_n,

input[15:0]                 ad7606_data,             //ad7606 data

input                       ad7606_busy,             //ad7606 busy

input                       ad7606_first_data,       //ad7606 first data

output[2:0]                 ad7606_os,               //ad7606

output                      ad7606_cs,               //ad7606 AD cs

output                      ad7606_rd,               //ad7606 AD data read

output                      ad7606_reset,            //ad7606 AD reset

output                      ad7606_convstab,         //ad7606 AD convert start

//vga output

output                      vga_out_hs, //vga horizontal synchronization

output                      vga_out_vs, //vga vertical synchronization

output[4:0]                 vga_out_r,  //vga red

output[5:0]                 vga_out_g,  //vga green

output[4:0]                 vga_out_b   //vga blue

);

wire                            video_clk;

wire                            video_hs;

wire                            video_vs;

wire                            video_de;

wire[7:0]                       video_r;

wire[7:0]                       video_g;

wire[7:0]                       video_b;

wire                            grid_hs;

wire                            grid_vs;

wire