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五级流水的 CPU 实现
资料介绍
在 FPGA 上实现五级流⽔线的 CPU 的⼀部分功能，并在模拟环境下实现完整的 CPU。使⽤ C++ 程序模拟内存和硬盘的读写，通过 USB-UART 在计算机和 FPGA 之间交换数据。
• 将五级流⽔线拆分成五个模块，每个模块单独实现并在 FPGA 上进⾏测试。测试⽅法是，通过 C++ 程序将预先⽣成的上⼀级的输出数据发送到 FPGA 上的模块，然后这个模块将这⼀级的输出数据发回 C++ 程序并检查正确性。（FPGA 上除了需要测试的模块，还要有处理数据收发的部分）模块之间有寄存器，在时钟信号的上升沿将数据传递到下⼀级，请将这个寄存器包含在它所连接的两个模块中的前⼀个模块。
• 在单独实现所有模块后，需要将所有模块连接成⼀个完整的 CPU 并在模拟环境中进⾏测试。
• 选做：硬盘读写的指令；缓存；在 FPGA 上实现完整的 CPU。
• 指令集：add, addi, sub, and, andi, or, ori, xor, xori, slt, slti, beq, bne, j, jr lb, lui, lw, sb,sw
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| CPU-Verilog.pdf | 103K |
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