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应用于cmos图像传感器的数字双采样列并行adc的研究与设计
资料介绍
与CCD图像传感器相比，CMOS图像传感器成本更低、功耗更低、体积更小，因而被广泛应用于图像采集领域。应用于CMOS图像传感器的列并行ADC架构可以在帧频、填充因子、面积、功耗等方面做出很好的折中，因而是最广泛应用的ADC结构。通常像素读出的信号需要经过双采样处理消除像素的固定模式噪声，再进入ADC量化。
本文在研究列并行读出电路的基础上，着重阐述了模拟相关双采祥和数字双采样电路的设计。首先分析了列并行读出电路中模拟相关双采样电路的结构和基本原理，通过采用失调消除技术减小了运算放大器输入失调电压对输出端的影响，通过改变电容容值达到增益可调，并对电路进行仿真分析和功能验证。但是模拟信号处理过程中放大器的寄生电容以及有限增益都会积累模拟信号的误差。
然后在单斜ADC的基础上，设计了10位数字双采样列并行ADC。ADC中比较器采用失调消除技术，通过加/减计数器实现数字双采样功能，使复位信号和像素信号在数字域做差，消除了前级模拟电路中由失调和运算放大器有限增益引起的误差，减小了由比较器时延产生的误差。此外对带隙基准、电荷泵等电路模块进行了分析和设计。
论文中的电路设计均采用GSMC 0.18um标准 CMOS工艺，使用Cadence spectre对电路进行仿真分析，结果表明所设计的模拟相关双采样电路能够实现双采样功能，且能够实现增益可调；数字双采样列并行ADC的采样率为45KS/s，倍噪比为60.17dB，信噪失真比为53.98dB；设计的带隙基准、电荷泵等电路能够正常工作。
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