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车轨级计算芯片的ASIL-D级锁步核设计与验证.docx
资料介绍
车规级计算芯片的ASIL-D级锁步核设计与验证
一、锁步核的工作原理与技术演进
锁步核（Lockstep Core）是实现ASIL-D等级功能安全的基础硬件架构。其基本工作原理是将两个相同的CPU核心配置为"主核"和"检查核"，两者执行完全相同的指令序列，输出在每个时钟周期进行比较——仅在两个核心的输出完全一致时，结果才被写回下游逻辑。任何不一致性都被视为故障信号，触发预定义的安全响应机制。
锁步核技术从2020年至2026年经历了三代的演进。第一代采用两个物理核心完全独立的方案，面积开销超过100%，适合对面积不敏感的高端MCU。第二代使用"延迟锁步"模式，两个核心的执行路径错开数个时钟周期，共享部分前端逻辑和缓存，面积开销降至70%左右。第三代在2026年达到成熟，采用"逻辑锁步"——在单一物理核心内部复制流水线的执行阶段，保持取指和译码阶段共享，仅复制执行和写回阶段，面积开销降至40%以下，在芯驰E3650和紫光THA6206等国产芯片中已广泛应用。
二、锁步核的比较器设计
比较器是锁步核架构中最关键的组件。比较器在每个时钟周期的末端比对主核和检查核的输出结果——包括寄存器的写入值、内存访问的地址和数据、以及异常事件的触发信号。比较器本身需要达到ASIL-D等级，这意味着比较器内部逻辑必须采用三模冗余设计并集成自测试功能。
2026年的车规锁步比较器采用"窗口比较"模式，而非逐周期严格比对。窗口比较器在数个时钟周期的时间窗口内累计计算两个核心输出的签名，在窗口结束时比对签名的一致性。窗口比较的优势在于容忍了因时钟树差异或电源噪声导致的瞬时输出偏差（非故障性质），降低了虚警率，同时保持了等效的故障检测覆盖率。窗口长度的选择需要在误报率和检测延迟之间权衡——2026年的典型窗口长度为2-4个时钟周期。
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