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FPGA verilog乘法器设计

更新时间：2018-03-21 08:15:25 大小：532K 上传用户：huangtongyue查看TA发布的资源 标签：fpgaverilog乘法器设计 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(1) 举报

资料介绍

FPGA verilog乘法器 设计 用FPGA中DSP模块实现

部分文件列表

文件名文件大小修改时间
mulx/db/add_sub_0ec.tdf2KB2012-07-07 19:11:54
mulx/db/add_sub_1ec.tdf2KB2012-07-07 19:11:54
mulx/db/add_sub_2ec.tdf2KB2012-07-07 19:11:54
mulx/db/add_sub_3ec.tdf2KB2012-07-07 19:11:54
mulx/db/add_sub_4ec.tdf2KB2012-07-07 19:11:54
mulx/db/add_sub_5ec.tdf3KB2012-07-07 19:11:54
mulx/db/add_sub_6ec.tdf3KB2012-07-07 19:11:54
mulx/db/add_sub_7ec.tdf3KB2012-07-07 19:11:54
mulx/db/add_sub_8ec.tdf3KB2012-07-07 19:11:54
mulx/db/add_sub_e5h.tdf4KB2012-07-07 19:13:40
mulx/db/add_sub_gfc.tdf3KB2012-07-07 19:11:54
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全部评论(1)

  • 2018-04-17 09:52:10liuronghai07

    正好设计参考用的着，谢谢

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