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3D NAND与CuA架构.docx

更新时间：2026-08-18 08:54:06 大小：37K 上传用户：江岚查看TA发布的资源 标签：D NANDCuA架构CMOS under Array存储芯片垂直集成 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

存储芯片的NAND Flash 3D NAND与CuA架构

一、引言

CuA（CMOS under Array）架构是3D NAND闪存中CMOS电路布局的一种方式，将CMOS电路放置在存储阵列下方，在芯片面积利用率方面具有优势。CuA架构与COP架构（CMOS on Peri）是3D NAND中两种主要的CMOS电路布局方式。

CuA架构将CMOS电路放置在存储阵列的硅衬底中，在存储阵列的下方，存储阵列在CMOS电路的上方垂直堆叠。CuA架构的优势在于芯片面积利用率高，在相同的晶圆面积下实现更多的存储容量。2026年，CuA架构在3D NAND中广泛采用，是3D NAND的主流架构方案之一。本文将从技术原理、架构优势、工艺挑战与厂商路线四个方面，对3D NAND的CuA架构进行全面分析。

二、技术原理

2.1 CMOS下置

CuA架构将CMOS电路放置在存储阵列的硅衬底中，在存储阵列的下方，存储阵列在上方垂直堆叠。

2.2 垂直集成

CuA架构通过垂直集成，在相同的芯片面积下实现更高的存储密度。

三、架构优势

3.1 面积利用率

CuA架构在相同的晶圆面积下实现更高的存储容量，提升晶圆面积利用率。

3.2 信号传输

CuA架构中存储阵列与CMOS电路之间的互连距离短，信号传输延迟低。


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