面向存算一体芯片的模拟计算阵列中存算一体芯片的3D DRAM存算一体架构与混合键合工艺.docx

更新时间：2026-09-17 08:45:46 大小：39K 上传用户：潇潇江南查看TA发布的资源 标签：D DRAM 存算一体混合键合模拟计算阵列 TSV 下载积分：2分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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面向存算一体芯片的模拟计算阵列中存算一体芯片的3D DRAM存算一体架构与混合键合工艺

摘要

3D DRAM堆叠技术通过垂直集成多层DRAM芯片，实现了高存储密度和高带宽，但传统3D DRAM仅作为独立存储芯片使用，计算功能仍由独立的处理器完成。将存算一体功能直接嵌入3D DRAM堆叠中，是突破冯·诺依曼瓶颈的重要方向。本文提出了一种面向存算一体应用的3D DRAM架构，在DRAM存储阵列中嵌入模拟计算单元，通过混合键合（Hybrid Bonding）工艺实现计算层与存储层的垂直集成，单芯片算力密度达到200TOPS/mm²，能效比达到100TOPS/W，为存算一体芯片的大规模商用提供了高性价比的解决方案。

一、3D DRAM存算一体架构的动机

1.1 传统3D DRAM的局限性

3D DRAM（如HBM）通过TSV（硅通孔）垂直堆叠多层DRAM芯片，实现了TB/s级别的带宽，极大缓解了存储墙问题。然而，传统3D DRAM仍然是纯存储器件，计算功能由外部的GPU或专用加速器执行。数据仍然需要在DRAM和处理器之间通过TSV和中介层传输，虽然传输距离比传统方案短，但数据搬运的能耗和延迟仍然存在。据测算，在HBM系统中，数据搬运能耗约占总能耗的60%，进一步优化空间有限。

1.2 3D DRAM存算一体的优势

将存算一体功能直接嵌入3D DRAM堆叠中，可以消除存储与计算之间的物理距离。计算单元集成在DRAM阵列的感测放大器附近，利用DRAM的位线（Bit Line）直接访问存储数据，在读出数据的同时完成计算操作。这种架构的优势在于：数据零搬运——计算所需的权重数据已在DRAM阵列中，无需从外部加载；超高带宽——DRAM的内部带宽可达TB/s级别，是片外接口带宽的数十倍；低成本——利用成熟的DRAM制造工艺，无需昂贵的先进逻辑工艺。

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