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面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的Chiplet芯粒互联与UCIe接
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的Chiplet芯粒互联与UCIe接口设计
摘要
Chiplet技术通过将大芯片拆解为多个小芯粒，利用先进封装技术集成在一起，提高了芯片的良率和设计灵活性。本文针对车载存算一体芯片的高算力需求，设计了一种面向车载应用的多芯粒互联架构，通过UCIe（Universal Chiplet Interconnect Express）标准接口实现存算芯粒、逻辑芯粒和存储芯粒之间的高速互联。UCIe接口的物理层采用32Gbps数据速率、512位数据宽度，单通道带宽达到2TB/s。芯粒间的数据延迟控制在5ns以内，功耗效率为0.5pJ/bit，为车载存算一体芯片提供了高带宽、低延迟的多芯粒互联架构。
一、Chiplet架构的设计动机
1.1 良率提升
大芯片的良率随面积增加而下降。将256mm²的大芯片拆分为4个64mm²的小芯粒，单芯粒良率从60%提升至85%，系统良率提升至95%以上。
1.2 工艺节点优化
不同功能的芯粒可采用不同的工艺节点——存算芯粒采用28nm（成熟、低成本），逻辑芯粒采用7nm（高性能），I/O芯粒采用12nm（平衡性能和成本），在性能和成本之间实现最优平衡。
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| 1789812760面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的Chiplet芯粒互联与UCIe接口设计.docx | 37K |
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