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Altium-Designer-DDR分支等长设置方法
大小：1M 更新时间：2020-07-03 下载积分：2分
Altium-Designer-DDR分支等长设置方法长期以来，如何实现DDR与CPU之间时钟，数据，控制线的等长一直是困扰Altium软件用户的一个问题，现提供通过设定From to Editor来实现同一网络中不同节点以及不同网络之间的等长...
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uart串口 r232串口 Verilog工程源码 quartus7.2 cyclone2 设计工程
大小：8M 更新时间：2020-07-03 下载积分：8分
uart串口 r232串口 Verilog工程源码 quartus7.2 cyclone2 设计工程源码，可以做你的设计参考。
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PLX9054 EP1C12Q240C8 开发板protel设计硬件原理图+PCB文件
大小：986K 更新时间：2020-07-03 下载积分：4分
PLX9054+EP1C12Q240C8 开发板protel设计硬件原理图+PCB文件，可以做你的设计参考。
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FPGA CPLD设计Verilog例程串口通信实验工程文件源码+说明文档
大小：432K 更新时间：2020-07-03 下载积分：3分
FPGA CPLD设计Verilog例程串口通信实验工程文件源码+说明文档先简单说说串口通信(UART)，该实验只针对RS232 标准。如图5.11 所示，该接口电路使用了MAX3232CSE 作为电平转换芯片。典型的RS232 信号在正负电平之间摆...
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FPGA CPLD设计Verilog例程Quartus II调用ModelSim仿真实例源码+说明文
大小：422K 更新时间：2020-07-03 下载积分：3分
FPGA CPLD设计Verilog例程Quartus II调用ModelSim仿真实例源码+说明文档下面是基于在Altera Quartus II 下如何调用第三方工具ModelSim 进行仿真的一个实例。① 打开Quartus II，新建一个工程，工程代码如下（只是做...
