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该数字时钟是在Vivado上使用Verilog HDL语言编写的
大小：465K 更新时间：2019-11-03 下载积分：9分
该数字时钟是在Vivado上使用Verilong HDL语言编写的，可以调整时间以及带有闹钟与秒表的功能，用的是nexys n 4板子，别的板子请调整相应的管脚
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串口RS232的通信时序和逻辑设计，实现数据FPGA与PC之间数据的相互传输
大小：2M 更新时间：2019-11-03 下载积分：9分
串口RS232的通信时序和逻辑设计，实现数据FPGA与PC之间数据的相互传输
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MDIO Verilog RTL代码，SOC可以通过MDIO接口来访问外部PHY等慢速外设
大小：4K 更新时间：2019-11-03 下载积分：5分
MDIO Verilog RTL代码，SOC可以通过MDIO接口来访问外部PHY等慢速外设
