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该数字时钟是在Vivado上使用Verilog HDL语言编写的
资料介绍
该数字时钟是在Vivado上使用Verilong HDL语言编写的，可以调整时间以及带有闹钟与秒表的功能，用的是nexys n 4板子，别的板子请调整相应的管脚
部分文件列表
| 文件名 | 大小 |
| .Xil/ | |
| .Xil/Vivado-7612-DESKTOP-HGVPPVA/ | |
| .Xil/Vivado-7612-DESKTOP-HGVPPVA/wave/ | |
| clock.cache/ | |
| clock.cache/compile_simlib/ | |
| clock.cache/compile_simlib/activehdl/ | |
| clock.cache/compile_simlib/ies/ | |
| clock.cache/compile_simlib/modelsim/ | |
| clock.cache/compile_simlib/questa/ | |
| clock.cache/compile_simlib/riviera/ | |
| clock.cache/compile_simlib/vcs/ | |
| ... | |
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