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XilinxFPGA内DDRIIIP生成指南
资料介绍
DDRIl IP功能简介与层次说明DDR2的IP模块提供了FPGA与内存之间的接口设计，方便产生控制信号和物理层接口，IP核的结构如图1所示：
模块主要由三层构成：用户实现层、控制层、物理层。实现层是与用户的逻辑对接，包括了地址、命令处理、读写数据操作；控制层是DDR2的时序处理，主要是处理存储器初始化和延时校准的操作，并基于用户的接口产生读、写、充电、刷新等命令；物理层直接与存储器对接，处理存储器的初始化操作，并使用Xilinx源同步技术对DQ和DQS进行75ps为单位的延时校准。
DDRIl IP生成方式
根据Core Generator的MIG图形向导可以，生成所需的存储器控制器（DDR l）IP核，同时生成相应的约束文件（管脚和时序约束UCF文件），因此在硬件原理图时就需要完成存储器控制器IP的生成工作，从而按照UCF文件管脚约束设计原理图。如果PCB设计时走线困难需要调整管脚顺序，必须使用修改后的UCF 文件在ISE中实现来进行验证，确认可以正常工作后方可调整管脚顺序。
下面我们以ISE11.2为开发环境，V5SX240T为平台，采用截图方式演示IP核通过MIG生成过程。
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| XilinxFPGA内DDRIIIP生成指南.pdf | 1016K |
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