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XilinxFPGA全局时钟资源的使用方法
资料介绍
1引言在高速信号处理系统中，需要缓存高速、大量的数据，存储器的选择与应用已成为系统实现的关键所在。DDR SDRAM是一种高速CMOS、动态随机访问存储器，它采用双倍数据速率结构来完成高速操作。SDR SDRAM一个时钟周期只能传输一个数据位宽的数据，因此在相同的数据总线宽度和工作频率下，DDRSDRAM的总线带宽比SDRSDRAM的总线带宽提高了一倍。
XilinxVirtexTM4FPGA具备ChipSync源同步技术等优势。它的输入输出模块（IOB）提供了封装引脚与内部可配置逻辑之间的接口，无论是输入路径还是输出路径都提供了一个可选的SDR和DDR寄存器。VirtexTM-4的IOB专门针对源同步设计进行了优化，包括每一位的偏移校正、数据的串行化和解串行化、时钟分频以及专用的本地时钟资源等，而且它在每一个l/O模块中都提供了64-阶延迟线。这些特性使得VirtexTM-4FPGA能够更好的实现DDR SDRAM控制器的逻辑设计，准确可靠的捕获数据。
实验板选择专为DSP应用而优化的Virtex-4SX35作为DDRSDRAM控制器的实现平台，选用Micron MT46V8M16P-75Z DDR SDRAM。
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