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Verilog实现的8阶伪随机序列发生器，文件包含了三种主要模块

更新时间：2019-10-29 18:08:58 大小：850K 上传用户：zyf901126查看TA发布的资源 标签：verilog伪随机序列发生器 下载积分：9分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

Verilog实现的8阶伪随机序列发生器，文件包含了三种主要模块：控制模块，ROM模块，线性反馈移位寄存器（LFSR）模块。已经通过modelsim仿真验证

部分文件列表

文件名文件大小修改时间
伪随机序列发生器/control.v1KB2010-03-19 23:08:14
伪随机序列发生器/control.v.bak1KB2010-03-19 22:53:24
伪随机序列发生器/db/lfsr.(0).cnf.cdb1KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.(0).cnf.hdb1KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.(1).cnf.cdb3KB2010-03-19 23:08:14
伪随机序列发生器/db/lfsr.(1).cnf.hdb1KB2010-03-19 23:08:14
伪随机序列发生器/db/lfsr.(2).cnf.cdb4KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.(2).cnf.hdb1KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.(3).cnf.cdb2KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.(3).cnf.hdb1KB2010-03-19 21:48:06
伪随机序列发生器/db/lfsr.cbx.xml1KB2010-03-19 23:12:26
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