USB FT245BM_test fpga控制逻辑Verilog HDL源码文件 已在项目测试使用

USB FT245BM_test fpga控制逻辑Verilog HDL源码文件，已在项目测试使用,可以做为你的设计参考。

module FT245BM_test(

            input   wire        rst_in,     //板上复位信号

            input   wire        clk_in,     //40M晶振

            output  wire        rtl8208b_rst,   //rtl8208B复位信号

            //DVI接口

            input   wire        pclk,

            input   wire        vs,

            input   wire        blank,

            input   wire    [7:0]   rdata,

            input   wire    [7:0]   gdata,

            input   wire    [7:0]   bdata,

            //USB接口

            input   wire        RXF_n,

            output  wire        RD_n,

            inout   tri [7:0]   usb_dd,

            input   wire        TXE_n,

            output  wire        WR,

            output  reg [63:0]  data_num,

            //SDRAM接口

/*          output  wire        sa_clk,

            output  wire    [4:0]   sa_cnt,

            output  wire    [3:0]   sa_dqm,

            output  wire    [11:0]  sa_addr,

            output  wire    [1:0]   sa_bank,

            inout   wire    [31:0]  sa_data,

            //百兆发送口

            input   wire        refclk,

            output  wire        tx_en_a,    //外口下行

            output  wire    [5:0]   tx_data_a,

            output  wire        tx_en_b,    //内口下行

            output  wire    [5:0]   tx_data_b,

            input   wire        rx_mii_a,   //外口上行

            input   wire    [1:0]   rd_mii_a,

            input   wire        rx_mii_b,   //内口上行

            input   wire    [1:0]   rd_mii_b,

            inout   tri     sda,

            output  wire        scl,

            output  wire        wp,

*/          

            //其他接口

            output  wire    [7:0]   test_port,

            output  wire        led_g,

            output  wire        led_r,

            output  wire        led_g_a,    //机壳指示灯

            output  wire        led_r_a

            );          

wire    [7:0]   clk_out;

wire        clk100M;

wire        clk25M;

wire        sa_clk;

wire        rx_data_sync;

wire    [7:0]   rx_data;

wire        tx_data_sync;

wire    [7:0]   tx_data;

wire        tx_busy;

wire    [7:0]   data_to_usb;