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SystemVerilog笔记总结
资料介绍
数据类型
Systemverilog
1 合并数组和非合并数组
1)合并数组:存储方式是连续的,中间没有闲置空间。
例如,32bit的寄存器,可以看成是 4个8bit的数据,或者也可以看成是 1个32bit的数据。
表示方法:数组大小和位,必须在变量名前指定,数组大小必须是【msb:Isb)
Bit 3:0[7:0]bytes:个数
2)二维数组和合并数组识别:合并数组:bit[3:0[7:0]arrys;大小在变量名前面放得,且降序二维数组:int arrayst0:7[0:3;大小在变量名后面放得,可降序可升序位宽在变量名前面,用于识别合并和非合并数组,位宽在后面,用于识别数组中元素3)非合并数组
一般仿真器存放数组元素时使用 32bit的字边界,byte,shortint,int都放在一个字中。
非合并数组:字的地位存放变量,高位不用。
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