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用SystemVerilog验证赛灵思FPGA.
资料介绍
仅运行简单的“通过型测试”（is it alive？）然后将FPGA设计下载到板上已经不能满足系统开发的需要了。由于现代FPGA器件的复杂度不断提高，FPGA设计现在也需要与之前ASSP和ASIC同样的全面功能验证。好消息是现有的先进验证技术已经可以用于FPGA开发，并帮助提高设计质量。
对于FPGA设计来说，尽管在系统开发过程中发现错误不需要重新制作昂贵的掩膜工程，但在进行实际硬件调试前保证设计正确性对于项目成功仍然至关重要。在实际硬件调试前尽早发现并排除设计错误将会加快整个设计流程，提高准时发布产品的可能性，节约你和客户的成本，并避免或减轻不必要的挫折感。
赛灵思设计团队最近开发了用于验证串符RapidlO LogiCORE（SRIO）的一种新方素和SystemVerilog基础架构。
在最新发布的内核版本中，当系统重新传输封包时，采用一个新智能缓冲器实现事务自动重新排序和事务优先级管理。对于这个特定的验证项目，工程师采用了Mentor Graphics公司标准AVM基础类别之上的SystemVerilog（利用Mentor Graphics Questa工具仿真）来验证新设计的Buffer LogiCORE与现有Logical LogiCORE之间的交互作用，同时保证符合RapidlO标准应用层。
当你自己要开发可便携并且强大的新测试平台时，可以很容易地使用我们在这个验证项目中用到的一些方法。本文还会描述我们用于提高设计质量的一些甚至不必对测试平台进行改动的方法和功能覆盖技巧。
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资料：bitboy
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