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SystemC和SystemVerilog的比较
资料介绍
SystemC.SystemVerilog 已经继VHDL和Verilog 之后,成为HDL仿真工具支持的语言。但截至目前,Verilog 依然是使用最广泛的语言,而SystemVerilog是Verilog的超集,因此SystemVerilog的发展本身就是Verilog 的SystemC.SystemVerilog 已经继VHDL和Verilog 之后,成为HDL仿真工具支持的语言。但截至目前,Verilog 依然是使用最广泛的语言,而SystemVerilog是Veritog 的超集,因此SystemVerilog的发展本身就是Verilog 的发展。
就SystemC和SystemVerilog 这两种语言而言,SystemC是C+在硬件支持方面的扩展,而SystemVerilog 扩展了Verilog 在面向对象和验证平台方面的适用扩展。而这两种语言均支持诸如信号、事件、接口和面向对象的概念,但每一种语言又均拥有自己明确的应用重点:
·SystemC 特别适合建模体系结构,开发事务处理级(TL)模型和在验证中描述软件的行为。对于具有很强C+实力的团队和有基于CQC++IP集成要求(如处理器仿真器),以及为早期软件开发设计的虚拟原型来说,SystemC特别适合。
·SystemVerilog是进行RTL设计的最佳语言,不仅在于其描述真实硬件和断言的能力,还在于对工具支持方面的考虑。同时,SystemVerilog 也提供了建模抽象模型和先进的验证平台语言特征,例如受限制随机激励生成、功能覆盖或断言。对于那些没有C/C++IP集成要求的项目来讲比较合适,毕竟可以使用一种语言完成全部设计。
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资料:bitboy
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