积分商城

最新搜索： 电路图 电子测量技术 video demystified BK3431 FMU MDK注册
您现在的位置是：首页 > 技术资料 > SystemC和SystemVerilog的比较
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

SystemC和SystemVerilog的比较

更新时间：2019-10-24 22:38:39 大小：147K 上传用户：xuzhen1查看TA发布的资源 标签：system verilog 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

SystemC.SystemVerilog 已经继VHDL和Verilog 之后，成为HDL仿真工具支持的语言。但截至目前，Verilog 依然是使用最广泛的语言，而SystemVerilog是Verilog的超集，因此SystemVerilog的发展本身就是Verilog 的SystemC.SystemVerilog 已经继VHDL和Verilog 之后，成为HDL仿真工具支持的语言。但截至目前，Verilog 依然是使用最广泛的语言，而SystemVerilog是Veritog 的超集，因此SystemVerilog的发展本身就是Verilog 的发展。

就SystemC和SystemVerilog 这两种语言而言，SystemC是C+在硬件支持方面的扩展，而SystemVerilog 扩展了Verilog 在面向对象和验证平台方面的适用扩展。而这两种语言均支持诸如信号、事件、接口和面向对象的概念，但每一种语言又均拥有自己明确的应用重点：

·SystemC 特别适合建模体系结构，开发事务处理级（TL）模型和在验证中描述软件的行为。对于具有很强C+实力的团队和有基于CQC++IP集成要求（如处理器仿真器），以及为早期软件开发设计的虚拟原型来说，SystemC特别适合。

·SystemVerilog是进行RTL设计的最佳语言，不仅在于其描述真实硬件和断言的能力，还在于对工具支持方面的考虑。同时，SystemVerilog 也提供了建模抽象模型和先进的验证平台语言特征，例如受限制随机激励生成、功能覆盖或断言。对于那些没有C/C++IP集成要求的项目来讲比较合适，毕竟可以使用一种语言完成全部设计。


部分文件列表

文件名 大小
SystemC和SystemVerilog的比较.pdf 147K

【关注公众号立即送20积分】

部分页面预览

（完整内容请下载后查看）
SystemC和 SystemVerilog 的比较  
时间: 2010-03-18 20:49 来源: 未知 作者: admin 点击:  
356次  
SystemC、SystemVerilog 已经继 VHDL和 Verilog 之后，成为 HDL仿真工具支持  
的语言。但截至目前， Verilog 依然是使用最广泛的语言，而 SystemVerilog 是  
Verilog 的超集，因此 SystemVerilog 的发展本身就是 Verilog 的  
SystemC、SystemVerilog 已经继 VHDL和 Verilog 之后，成为 HDL仿真工具支持  
的语言。但截至目前， Verilog 依然是使用最广泛的语言，而 SystemVerilog 是  
Verilog 的超集，因此 SystemVerilog 的发展本身就是 Verilog 的发展。  
就 SystemC和SystemVerilog 这两种语言而言， SystemC 是 C++在硬件支持方面  
的扩展，而 SystemVerilog 扩展了 Verilog 在面向对象和验证平台方面的适用扩  
展。而这两种语言均支持诸如信号、事件、接口和面向对象的概念，但每一种语  
言又均拥有自己明确的应用重点：  
● SystemC 特别适合建模体系结构，开发事务处理级（ TL）模型和在验证中描  
述软件的行为。对于具有很强 C++实力的团队和有基于 C/C++IP 集成要求（如  
处理器仿真器），以及为早期软件开发设计的虚拟原型来说， SystemC特别适合。  
● SystemVerilog 是进行 RTL设计的最佳语言，不仅在于其描述真实硬件和断  
言的能力，还在于对工具支持方面的考虑。同时， SystemVerilog 也提供了建模  
抽象模型和先进的验证平台语言特征， 例如受限制随机激励生成、 功能覆盖或断  
言。对于那些没有 C/C++ IP 集成要求的项目来讲比较合适，毕竟可以使用一种  
语言完成全部设计。  
当然，SystemC可以用于验证平台和描述 RTL结构，而 SystemVerilog 也可以用  
于编写高层事务处理级模型。 但是，每一种语言都用于自己的重点应用时， 它们  
可以达到最佳的效率。 这点对于复杂的项目特别适用， 在这种项目中， 不同的任  
务分属于不同的组， 通常有不同的技能要求。 注重实效的解决方案以及符合设计  
团队的多种技术要求的方法是同时使用 SystemC和SystemVerilog 来开发和验证  
当今设计流程需要的虚拟原型的事务处理级模型。 图1-3 比较了常见语言的描述  
能力。其中横线代表描述能力， 而跨越某一条横线则代表该语言与有能力描述该  
横线所代表的能力，未跨越的横线表示该语言不具备相应描述能力或者描述起来  
非常困难。图 1-4 给出了不同语言的同一描述能力时的更加详细比较，通过优、  
好、可以、不可以来划分。  

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号