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System+Verilog语言在数字系统设计中的应用
资料介绍
SystemVerilog语言是为应用ESL设计方法学而产生的新语言[13].它结合了现代的设计和验证环境,消除了当今在芯片设计过程中的大量的瓶颈4].该语言建立在Verilog语言的基础上,通过结合Verilog语言、VHDL语言、C++语言,以及验证平台语言和断言语言的最佳特性,将硬件描述语言(HDL)与现代的高级验证语言(HVL)结合在一起[5].因此,它能够为高度复杂的芯片设计提供强大的设计和验证保证.目前,SystemVerilog语言已经成为IEEE1800-2005新标准.与此同时,该语言得到了几乎所有主要EDA供应商的支持。可以说,
它实质上已经成为下一代硬件设计和验证的首选语言
2SystemVerilog 语言在逻辑设计中的关键性改进
SystemVerilog对Verilog中的语法特性进行了大量的扩展,使用了更精确、更简洁的语法结构,为验证提供了基于断言的语法结构,同时为系统级的分析设计提供了基于面向对象(OOP)的语法支持。文中从设计的角度出发,分析那些在Verilog语言中容易混淆,易于出错,仿真和实际不相符等问题,重点介绍了SystemVerilog为改进这些设计缺陷所提供的新的语言特性以及使用他们的优点.
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