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面向存算一体芯片的SRAM存储单元设计从6T到8T和10T的读取稳定性优化.docx
资料介绍
面向存算一体芯片的SRAM存储单元设计从6T到8T和10T的读取稳定性优化
——从读取干扰到写入裕度的SRAM单元电路设计权衡
引言
SRAM是存算一体芯片中实现数字计算和缓存的重要存储单元。在存算一体芯片中，SRAM不仅用于传统的缓存功能，还用于SRAM-CiM（存内计算）宏单元，在SRAM阵列内部直接执行MAC计算。然而，SRAM的6T单元在读取操作中存在读取干扰问题，导致读取稳定性下降。在先进工艺节点中，工艺偏差进一步加剧了读取干扰。8T和10T单元通过增加读端口和写辅助电路，改善了读取稳定性，但面积和功耗增加。本文系统分析面向存算一体芯片的SRAM存储单元设计，从6T到8T和10T的读取稳定性优化方案。
SRAM存储单元基础
6T单元结构
6T SRAM单元由两个交叉耦合的反相器和两个传输门组成：
1. 存储锁存器：两个PMOS和两个NMOS组成交叉耦合的反相器，存储1比特数据。
2. 传输门：两个NMOS传输门连接位线和存储节点，受字线控制。
3. 单元面积：6T单元的面积为140F²至180F²，在先进工艺中约0.02μm²至0.05μm²。
读取操作
6T单元的读取操作过程：
1. 位线预充电：在读取前，将位线预充电到VDD。
2. 字线开启：字线开启，传输门导通，存储节点连接到位线。
3. 位线放电：如果存储节点为0，位线通过传输门和下拉NMOS放电，产生读取信号。
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