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SPI总线常见错误

更新时间:2019-10-26 23:54:01 大小:228K 上传用户:xuzhen1查看TA发布的资源 标签:spi总线 下载积分:0分 评价赚积分 (如何评价?) 打赏 收藏 评论(0) 举报

资料介绍

SPI总线常见错误

1SPR设定错误

在从器件时钟频率小于主器件时钟频率时,如果SCK的速率设得太快,将导致接收到的数据不正确(SPl接口本身难以判断收到的数据是否正确,要在软件中处理)。

整个系统的速度受三个因素影响:主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK其中SCK是对CLK主的分频,CLK从和CLK主是异步的。要使SCK无差错无遗漏地被从器件所检测到,从器件的时钟CLK从必须要足够快。下面以SCK设置为CLK主的4分频的波形为例,分析同步串行时钟、主时钟和从时钟之间的关系。

如图1所示,当T从<Tsck/2,即T从<2T主时,无论主时钟和从时钟之间的相位关系如何,在从器件CLK从的上升沿必然能够检测到SCK的低电平,即SCK

=0的范围内至少包含一个CLK从的上升沿。

图2中,当T从≥TSCK/2=2T主时,在clks的两个上升沿都检测不到SCK的低电平,这样从器件就会漏掉一个SCK在某些相位条件下,即使CLK从侥幸能检测到SCK的低电平,也不能保证可以继续检测到下一个SCK只要遗漏了一个SCK就相当于串行数据漏掉了一个位,后面继续接收/发送的数据就都是错误的了。


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SPI 线错误  
1 SPR误  
在从器件钟频小于主器件钟频 SCK的速率太快, 将致  
接收到的数据不正确( SPI 接口本身判断收到的数据是否正确,要在中  
)。  
整个系速度受三个因素影响: 主器件 CLK主、从器件CLK从和同  
步串行SCK,其中 SCK是对 CLK主的分CLK从和 CLK主是异步的。要使  
SCK无差地被从器件所,从器件的CLK从必。下  
面以 SCKCLK主的 4 波形, 分析同步串行钟、 从时  
关系。  
1 主从钟和 SCK的关系  
如图 1 所示,当 T <Tsck/2 ,即 T 2T的  
相位关系如何,在从器件 CLK从的上升沿必然能检测到 SCK的低,即 SCK  
0 的范至少包含一个 CLK从的上升沿。  
2 中,当 T 从≥ TSCK/22Tclk_s 的两个上升沿都SCK  
的低, 器件就会漏掉一个 SCK。在某些相位条件下,即使 CLK 幸  
测到 SCK的低,也不能保续检测下一个 SCK。只要了一  
SCK,就相当于串行数据漏掉了一个位,后面/ 的数据就都是错  
了。  
2 主从钟和 SCK的关系  
根据以上的分析, SPR和主从的关系如表 1 所列。  

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