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Spartan6硬核MCB读写DDR2实战篇

更新时间：2020-01-02 23:38:31 大小：4M 上传用户：xuzhen1查看TA发布的资源 标签：spartan6mcbddr2 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

如今的存储器工艺、性能发展之快真是让人岑木结舌，但是随之而来的控制复杂度也大大增加，对于

PCB 设计要求、如何使存储器跑到最大带宽，都是工程师们要考虑的事。对于电子市场来讲，现在一

片1Gbit 的800M 速率的DDR2 颗粒价格在40 元左右，无论从成本和性能上讲都有绝对的优势。

XILINX 公司率先在FPGA 芯片中集成了MCB 硬核，它可以支持到DDR3 ，而且对于大多数厂家的存

储芯片都支持（ Micron 、Elpida 、Hynix..... ），这也是spartan6 系列闪耀的地方。对于工程来讲，

其MCB 硬核优秀的误码校验和偏移时钟校验， 以及PLL_ADV 工作时的稳定、高精度都大大保证了研

发产品的质量。而对于用户控制接口又是以通用FIFO 的读写方式，代替复杂的ddr2 读写逻辑。以

sram 的地址映射方式代替复杂的行列地址选择。可见spartan6 ——MCB 硬核控制器的诞生是值得

大家推崇的。

主要内容

（1）“MCB_CL”K 设计须知 ”（系统时钟需要考虑的问题）

（2 ）“CORE Gen 的使用” （即MCB 控制器的生成）

（3 ）“硬件平台调试” （红色飓风spartan6 开发板完成DDR2 高速的读写并且校验误码）

（4 ）“Xilinx 谦虚的地方” ( 揭秘PLL_ADV / MCB 硬核的性能指标）


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Spartan6 硬核 MCB 读写 DDR2 实战篇  
如今的存储器工艺、性能发展之快真是让人岑木结舌，但是随之而来的控制复杂度也大大增加，对于  
PCB 设计要求、如何使存储器跑到最大带宽，都是工程师们要考虑的事。对于电子市场来讲，现在一  
片 1Gbit 的 800M 速率的 DDR2 颗粒价格在 40 元左右，无论从成本和性能上讲都有绝对的优势。  
XILINX 公司率先在 FPGA 芯片中集成了 MCB 硬核，它可以支持到 DDR3 ，而且对于大多数厂家的存  
储芯片都支持（ Micron 、Elpida 、Hynix..... ），这也是 spartan6 系列闪耀的地方。对于工程来讲，  
其 MCB 硬核优秀的误码校验和偏移时钟校验， 以及 PLL_ADV 工作时的稳定、 高精度都大大保证了研  
发产品的质量。而对于用户控制接口又是以通用  
sram 的地址映射方式代替复杂的行列地址选择。可见  
大家推崇的。  
FIFO 的读写方式，代替复杂的 ddr2 读写逻辑。以  
spartan6 ——MCB 硬核控制器的诞生是值得  
主要内容  
（1）“MCB_CL”K 设计须知 ”（系统时钟需要考虑的问题）  
（2）“CORE Gen 的使用” （即 MCB 控制器的生成）  
（3）“硬件平台调试 ” （红色飓风 spartan6 开发板完成 DDR2 高速的读写并且校验误码）  
（4）“Xilinx 谦虚的地方 ”( 揭秘 PLL_ADV / MCB 硬核的性能指标）  
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Photo Sharing  
XILINX 技术工程师们（ Enthusiastic ！） SPARTAN6 研讨会现场（ Lively! ）  
MCB ——CLK 设计须知  
1.  
MCB -CLK 驱动说明  
（1） 对于两个以上的 MCB 同时使用，对于同端的 PLL 输出 clkout0 、clkout1 要共用。  
如果只应用一个， Xilinx 建议首先要选择 3_bank ，这样不会占用配置引脚和复用引脚。  
MCB 布局  
从 PLL 输出的时钟只有两条时钟线可以到达硬件的左右两侧， 并与 IO_clk 网络相连，因此同侧的 MCB  
要共用一样的 IO_clk 网络、跑相同的速率。（如 clkin200M 则 clkout0 、1=400M ）.  
（2） BUFPLL_MCB 驱动器内部参数为 DIVIDE=2 ，2x_clk 提供给 ddr2 的通讯速率为 doudle  
rate ，是 pll 输入时钟的两倍，而 1xclk 则给 ddr2 的硬件主时钟。  

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