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源漏区注入SiGe技术

更新时间：2026-07-27 08:16:25 大小：15K 上传用户：潇潇江南查看TA发布的资源 标签：sige 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

技术概述

源漏区注入SiGe（S/D SiGe）技术是面向体硅CMOS、FinFET等先进制程节点开发的应变硅工程技术核心方向之一，通过在MOSFET器件的源漏区域嵌入含锗的硅基合金层，利用SiGe与硅的晶格失配产生沟道张应变/压应变，改变硅晶体的能带结构，提升载流子迁移率，进而提升器件驱动能力，是摩尔定律延续过程中突破器件性能瓶颈的关键工艺之一。

技术原理

硅的晶格常数约为0.543nm，锗的晶格常数约为0.566nm，SiGe合金的晶格常数随锗组分提升线性增大，与硅衬底形成约0.4%~2%的晶格失配度。当SiGe嵌入源漏区时，失配应力会传递到器件的沟道区域，产生不同类型的应变：

1. PMOS器件压应变效应：对于平面PMOS，SiGe源漏的晶格大于硅沟道，会对沟道施加纵向压应力，使硅沟道的价带分裂，重空穴和轻空穴能带发生偏移，降低空穴有效质量，同时抑制沟道载流子的散射效应，将空穴迁移率提升30%~60%。

2. NMOS器件应变调控：针对NMOS器件，可通过调整SiGe组分和工艺结构，结合覆盖层应力或反型结构设计，在沟道引入张应变，提升电子迁移率，当前主流先进制程中NMOS更多采用SiC源漏结构，但SiGe通过特殊工艺设计也可实现有效张应变调控，适用于特定低功耗器件场景。

核心工艺步骤

S/D SiGe技术的实现流程与常规源漏工艺兼容，核心特殊工艺步骤包括：

1. 源漏凹槽刻蚀：在栅极侧墙形成后，通过干法刻蚀选择性去除源漏区的单晶硅，形成深度为20~100nm的凹槽，刻蚀精度直接决定后续SiGe嵌入的应力传递效率，通常要求侧壁和底部粗糙度小于1nm。

2. SiGe选择性外延生长：采用化学气相沉积（CVD）工艺在凹槽内选择性生长SiGe单晶层，仅在硅暴露的凹槽区域生长，不在氧化硅、氮化硅侧墙表面沉积，生长过程中精确控制锗组分和掺杂浓度，通常锗组分控制在15%~30%，掺杂浓度可达10²⁰cm⁻³量级，满足源漏低电阻率要求。

3. 离子注入与退火激活：外延完成后进行源漏掺杂离子注入，随后通过尖峰退火、激光退火等快速热处理工艺激活掺杂，同时控制应力松弛，保证大部分晶格失配应力保留并传递到沟道区域。

4. 金属硅化物形成：在SiGe源漏表面形成金属硅化物，降低源漏接触电阻，匹配高掺杂SiGe的低电阻率特性，充分发挥器件性能提升效果。


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