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基于Python定点平方根的FPGA实现

更新时间：2019-12-30 11:13:32 大小：2M 上传用户：songhuahua查看TA发布的资源 标签：pythonFPGA 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

针对当前系统设计中软硬件设计者分别采用不同的设计语言存在的问题,采用基于Python的软硬件协同设计方法,以信号处理和图像处理中常用的平方根算法为例,在FPGA上实现了定点平方根算法。实验结果表明Python可以有效地将软件算法快速地转换为硬件设计,并能大幅度提高系统设计,仿真和校验的效率,使得这种方法设计的产品能更快地进入市场。


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2013 年 11 月 15 日  
第 36 卷第 22 期  
Nov. 2013  
现代电子技术  
Modern Electronics Technique  
Vol.36 No.22  
131  
基于 Python 定点平方根的 FPGA 实现  
刘毅飞  
（湖北科技学院 生物医学工程学院，湖北 咸宁 437100）  
摘
要：针对当前系统设计中软硬件设计者分别采用不同的设计语言存在的问题，采用基于 Python 的软硬件协同设计  
方法，以信号处理和图像处理中常用的平方根算法为例，在 FPGA 上实现了定点平方根算法。实验结果表明 Python 可以有  
效地将软件算法快速地转换为硬件设计，并能大幅度提高系统设计，仿真和校验的效率，使得这种方法设计的产品能更快地  
进入市场。  
关键词：Python；FPGA；平方根；软硬件协同设计  
中图分类号：TN710⁃34  
文献标识码：A  
文章编号：1004⁃373X（2013）22⁃0131⁃03  
Implementation of fixed⁃point square root algorithm based on Python and FPGA  
LIU Yi⁃fei  
（School of Biomedical Engineering，Hubei University of Science and Technology，Xianning 437100，China）  
Abstract：Aiming at the problem caused by different design languages used in software design and hardware design，a new  
hardware and software co⁃design method based on Python was adopted. Taking the square root algorithm commonly used in digi⁃  
tal signal processing and image processing as an example，the fixed⁃point square root algorithm was implemented on FPGA. The  
experiment result shows the method based on Python can speedly convert the software algorithm to its hardware design，and im⁃  
prove the efficiency of system design，simulation and verify greatly. The product designed by the method can enter its market  
more quickly than that of the traditional method.  
Keywords：Python；FPGA；square root；software⁃hardware co⁃design  
0
引
言
1
方
法
FPGA 作为可编程的逻辑器件，它具有功耗低、便  
1.1 定点数表示  
于修改、调试等特点，并能在上面实时完成大量的算法，  
平方根运算作为信号和图像处理中的常见算法，目前在  
FPGA 上有许多实现，但是这些实现方法通常采用目前  
硬件设计中普遍采用的 Verilog 和 VHDL 语言进行硬件  
设计，这种设计方法存在着仿真和校验效率低，对于复  
杂的算法和软件设计者之间的沟通较为困难等问题。  
通常在 FPGA 上的运算可以采用定点和浮点两种  
方式来实现，定点运算和浮点运算相比尽管数表示的范  
围较小，设计较为复杂，但是速度较快，占用 FPGA 资源  
较小，本设计采用定点来完成。平方根的输入为非负  
数，包括符号位为定点 32 位输入，其中高 16 位为整数部  
分，低 15 位为小数部分，可以直接计算的平方根范围为  
（65 536，0]，结果采用 32 位输出，最高位为符号位，接着  
的高 8 位为整数部分，低 23 位为小数部分。  
[1]  
Python 是一种简单易学并且功能强大的编程语言，并  
[2]  
具有强大的软硬件描述能力，MyHDL 采用 Python 扩展  
包的形式使其能支持硬件设计和仿真并在仿真结果符  
合要求后可将软件算法自动转换为相应的 Verilog 或  
VHDL 硬件描述。  
1.2 平方根实现  
平方根的 FPGA 实现方法很多，有的算法为了减少  
片上资源的使用，逻辑实现上尽量避免使用乘法，比如  
本文试图采用这种新的基于 Python 的软硬件设计  
方法在 FPGA 上实现定点平方根。  
[3]  
CORDIC ，逐位计算[4]，non⁃restoring [5]等，现在 FPGA上通  
常都有硬件乘法器，可采用迭代法和泰勒级数展开[6⁃7]  
本文采用泰勒级数展开的方法，级数采用 5 级，系数采  
用 3.15 的定点表示形式，小数部分 15 位，整数部分 2 位  
为了保证后续计算结果不溢出，整个位宽为 18 位，计算  
，
收稿日期：2013⁃06⁃17  
现代电子技术  
132  
2013 年第 36 卷  
公式如式（1）所示：  
GTKWAVE 查看，可以便于校验设计是否正确，最终完  
f x = 0.230 802 01 + 1.290 867 21 × 0.88 8 939 83x2 +  
( )  
成的仿真波形如图 3 所示。  
0.482 575 25x3 + 0.115 309 93x4 =  
7 563 + 42 299x - 29 129x2 + 15 813x3 - 3 778x4 32 768  
(
)
（1）  
但是上述公式存在高阶运算，采用 Horner scheme  
的方法[8]将其转换为下面的迭代计算：  
s N - 1 = p N - 1  
)
(
)
(
s k = s k + 1 x + p k  
( ) ( )  
(
)
f = s 0  
( )  
式中：k=3，2，1，0；N=5。  
对于输入 x 位于（65 536，0]之间，由于数的范围较  
大，通常进行归一化处理，采用的方法通过左移运算去  
掉二进制定点数的所有前导零，将输入的数转换为定点  
小数[0.5，1）之间，在完成平方根运算之后，然后根据前  
导零个数的奇、偶性不同分别进行去归一化处理，原理  
n
如式（2）所示，将输入数 y 分为 sx，s=2 ，n 即为 y 的二进制  
图 2 基于 Python 软硬件协同设计流程  
前导零的个数。  
y = sx = 2n x,  
x ∈[0.5,1)  
当n为偶数  
, 当n为奇数  
2
s = 2n ,  
（2）  
n - 1  
2
s = 21 2 × 2(  
)
整个过程的设计模块如图 1 所示。  
图 3 MyHDL 仿真波形  
2.3 测试数据，精度及误差  
由于整个过程采用 Python 设计，Python 存在大量的  
软件包可以使用，平方根完成的测试数据结果如表 1 所  
示，采用基于 Python 的绘图包 matplotlib 绘制的当 x 在  
[0.5，1.0]之间时的平方根误差如图 4 所示。  
图 1 定点平方根计算过程  
1.3 Python 软硬件协同设计  
基 于 Python 的 软 硬 件 协 同 设 计 的 过 程 如 图 2 所  
示[9] ，由于本设计最终要在硬件上实现，在设计时 Python  
的硬件设计部分采用 MyHDL 可综合子集，最后使用  
MyHDL 的 toVerilog（）函数将 MyHDL 设计自动转换为相  
应的 Verilog 代码，由于 MyHDL 支持与 Verilog 混合仿  
真，设计时的测试平台可以重用，仿真速度和设计效率  
大大提高。在完成基于 Python 软硬件设计并仿真正确  
之后，就可以回到进行传统的 FPGA 设计流程，进行后  
续的下载，综合和测试工作。  
2
结
果
图 4 MyHDL 的平方根算法的 FPGA 实现的误差图  
2.4 综合结果  
2.1 实验环境  
[10]  
采 用 MyHDL 0.8 ，采 用 GTKWAVE 查 看 仿 真 波  
形，FPGA 器件采用 Altera 公司 CycloneⅡ 2C35F672C6，  
编译综合采用 Quartus 12.1sp1 webpack。  
2.2 仿真波形  
在上面仿真校验符合设计要求后，将 Python 自动转  
换为 Verilog 描述，采用 Quartus 编译综合，并使用 Model⁃  
sim 仿真的波形如图 5 所示，与图 3 的 Python 环境下仿真  
波形相似，由此可见采用 Python 的软硬件协同设计方法  
能有效地进行 FPGA 设计。综合后 FPGA 资源使用情  
在设计过程中生成的 VCD 仿真波形可以随时采用  

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