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PowerPC片上高速缓存的设计
资料介绍
本文重点研究了Power PC体系下片上高速缓存的设计方法，本文首先介绍了本款Cache模块的设计思路，在满足CPU速度要求的基础上，提出了该款 Cache的设计方案，该款Cache选择组相联的映射方式，使用物理寻址，采用伪LRU的替换方法来提高命中率。其次，为了减少CPU的等待时间，本文提出了硬件预取技术、关键双字技术以及非阻塞技术这3种方法。在此基础上，在设计Cache的关键电路时，本文采用一些新技术来提高电路的性能。如本文提出一种自定时电路来控制字线的关断，与过去通过反相器链的方法相比，该技术可以自动跟踪位线延迟来对字线进行控制，因此可以消除连线延时、工艺以及环境条件的变化，大大节省了复杂度，并且速度也相对较快，整个字线关断过程只用了0.26ms，为了减少门输入的串联电阻和延迟以及复杂度，本文采用分级的方法来设计译码电路。并利用差分锁存型结构提高了灵敏放大器的读出速度，使整个放大的过程提高到0.23ns.最后运用NC-Verilog对整个Cache做了功能仿真工作，仿真结果表明本款Cache完全符合项目规划的要求。
部分文件列表
| 文件名 | 大小 |
| 基于PowerPC片上高速缓存的设计.pdf | 17M |
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