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面向存储芯片的电源分配网络PDN设计与去耦电容优化.docx
资料介绍
面向存储芯片的电源分配网络PDN设计与去耦电容优化
——从片上电源网络到封装级PDN的阻抗控制与噪声抑制
引言
电源分配网络（PDN）是存储芯片中为所有电路模块提供稳定、低噪声供电的关键基础设施。在DRAM和NAND闪存中，PDN需要同时满足多个电源域的需求：核心电压（VDD，约0.7V至1.1V）、I/O电压（VDDQ，约1.1V至1.8V）、高压（VPP/VPGM，约2.5V至25V）和衬底偏置电压（VBB，约-0.5V至-1.0V）。随着工艺节点微缩和电流密度增大，PDN的压降（IR Drop）和噪声问题日益突出。本文系统分析存储芯片的PDN设计方法，探讨去耦电容的优化策略。
PDN的阻抗特性
目标阻抗
PDN设计的目标是在整个工作频率范围内，电源阻抗低于目标值：
Ztarget = (VDD × Ripple) / Ipeak
其中VDD为电源电压，Ripple为允许的电压纹波（通常为电源电压的5%至10%），Ipeak为峰值电流。
对于DDR5的VDDQ（1.1V，纹波5%，峰值电流10A），目标阻抗约为5.5mΩ。对于HBM的VDD（0.9V，纹波5%，峰值电流20A），目标阻抗约为2.25mΩ。
阻抗频率响应
PDN的阻抗频率响应由多个谐振峰组成：
1. 片上谐振：片上电容和封装电感的谐振，谐振频率通常在10MHz至100MHz。
2. 封装谐振：封装电容和PCB电感的谐振，谐振频率通常在1MHz至10MHz。
3. PCB谐振：PCB电容和电源模块电感的谐振，谐振频率通常在100kHz至1MHz。
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