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MIPS 4Kc CPU IP核及其相关SOC的研究与设计
资料介绍
本设计基于面向网络应用的SOC项目，实现了一种完全兼容MIPS4KcCPU的软IP核，以其为核心构建了包含存储器、串行总线接口等外设的SOC，开发了底层驱动与应用程序，并在Altera公司的开发板上通过了验证。本设计的工作涵盖了硬件和软件两个部分：
硬件方面，深入分析MIPS4Kc体系结构，对其进行系统模块划分与Verilog代码实现。流水线采用五级流水，采用级间旁路等方式降低了由数据相关、控制相关、结构相关造成的流水线停顿延迟。采用Wallace-tree改进了乘法器，缩短了乘法运算的时间。
数据、指令分别构建了容量为4KB的一级缓存，大大提高了CPU运行的效率。为扩大应用范围，设计了兼容Wishbone总线的大吞叶量总线接口控制器。SOC中集成了存储器、串行总线接口、LED和七段码显示模块。
软件方面，设计了CPU的启动代码boot-loader，初始化系统运行环境，针对设计使用的开发板Altera Stratix II DSP Development Board上的硬件资源，开发了串行总线接口等外设的底层驱动程序，并在顶层编写了一个字符回显程序用于验证系统正确性。设计完全兼容M灯PS4Kc，软件代码在Linux环境下使用GCC编译。
设计使用ModelsimSE进行了模块级验证、极限点验证，使用Quartus II+Modelsim进行了FPGA综合与时序仿真，并最终在FPGA硬件平台上完成验证。验证结果与综合报告表明，设计完全兼容MIPS4Kc，性能达到了设计要求，在FPGA平台上可以在系统时钟为70MHz的条件下运行，且占用资源较少。
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| MIPS4KcCPUIP核及其相关SOC的研究与设计.pdf | 10M |
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