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MIPS精简指令集流水线CPU的设计与实现
资料介绍
1.在MIPS指令集基础上选取了典型的整数和浮点数指令用于指令集系统的设计，并完成了相应编码。
2.通过对整数指令的分析，设计了微处理器的五级流水线整数单元，整数单元将流水线结构分为取指、译码、执行、存储和回写五部分。本文详细分析了流水线设计中可能出现的结构冲突、数据冲突和控制冲突并提出了相应的解决方案，从而设计出微处理器的整体结构。
3.在微处理器整数单元的基础上，进一步设计了六级流水线浮点运算单元，统一了流水线结构模型，分析了调整后的流水线结构可能产生的流水线冲突并给出了解决方案。
4.在上述流水线微处理器结构之上，设计了中断和异常处理模块，采用了精确中断机制确定中断和异常的发生位置，并进行相应的处理。同时还设计了Cache和TLB模块用于提高CPU访存的效率。
本次设计中全部使用Verilog HDL对各模块进行了硬件结构描述，采用了Altera Quartus ll进行仿真与验证。并在相应章节中给出了各模块仿真的波形图及RTL级电路图，分析和验证了各模块的正确性，完成了整个CPU芯片的设计。
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