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传输触发架构的可编程神经网络处理器设计
资料介绍
卷积神经网络算法存在着算法结构多样和数据交换计算量大的问题.为此,提出了一种基于传输触发体系架构的可编程卷积神经网络处理器.系统采用多通道直接存储器访问通道、多端口存储器和专用池化数据通道组成数据传输网络解决了数据交换问题.实验表明,该系统在实现卷积神经网络的加速计算方面,虽然吞吐速率比并行流水线方案慢11%,但与之相比具备可编程、适应不同神经网络的特性,节省了46.5%硬件乘法器资源,比其他非流水线实现方案吞吐速率至少快40%.该方案具有系统并行度大、可编程、可在线配置和处理速度较高的特点.
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西安电子科技大学学报 自然科学版
）
年
月
２０１８
８
Ａｕ ．２０１８
ｇ
ꢀ
ꢀ
第
卷
第
期
４
４５
Ｖｏｌ．４５ Ｎｏ．４
ꢀ
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ＪＯＵＲＮＡＬ ＯＦ ＸＩＤＩＡＮ ＵＮＩＶＥＲＳＩＴＹ
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传输触发架构的可编程神经网络处理器设计
，
，
，
，
蓉 徐 欣 冉
赵 博 然
张
犁
石 光 明
黄
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（ ，
西安电子科技大学 电子工程学院 陕西 西安
）
７１００７１
： ，
摘要 卷积神经网络算法存在着算法结构多样和数据交换计算量大的问题 为此 提出了一种基于传输触
．
、
发体系架构的可编程卷积神经网络处理器 系统采用多通道直接存储器访问通道 多端口存储器和专用池
．
，
化数据通道组成数据传输网络解决了数据交换问题 实验表明 该系统在实现卷积神经网络的加速计算方
．
，
面 虽然吞吐速率比并行流水线方案慢
， 、 ，
但与之相比具备可编程 适应不同神经网络的特性 节省了
１１％
，
硬件乘法器资源 比其他非流水线实现方案吞吐速率至少快
、
该方案具有系统并行度大 可编
４０％．
４６．５％
、
程 可在线配置和处理速度较高的特点
．
： ； ； ；
关键词 深度学习 卷积神经网络 并行处理 现场可编程门阵列
：
：
Ａ
：
文章编号
１００１２４００２０１８０４００９２０７
ꢀꢀ
（
）
中图分类号
文献标识码
ＴＰ３３２
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－
－
Ｄｅｓｉｎｏｆｔｈｅ ｒｏｒａｍｍａｂｌｅｎｅｕｒａｌｎｅｔｗｏｒｋ ｒｏｃｅｓｓｏｒ
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ｂａｓｅｄｏｎｔｈｅｔｒａｎｓｏｒｔｔｒｉ ｅｒｅｄａｒｃｈｉｔｅｃｔｕｒｅ
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ＺＨＡＯＢｏｒａｎ ＺＨＡＮＧＬｉ ＳＨＩＧｕａｎ ｍｉｎ
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，
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，
ＨＵＡＮＧＲｏｎ ＸＵ Ｘｉｎｒａｎ
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，
，
，
ＳｃｈｏｏｌｏｆＥｌｅｃｔｒｏｎｉｃＥｎｉｎｅｅｒｉｎ ＸｉｄｉａｎＵｎｉｖꢀ Ｘｉａｎ７１００７１ Ｃｈｉｎａ
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（
）
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：
Ａｂｓｔｒａｃｔ Ｔｈｅｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋｓｈａｖｅｔｈｅ ｒｏｂｌｅｍｓｏｆｓｔｒｕｃｔｕｒｅｄｉｖｅｒｓｉｔ ａｎｄｌａｒｅａｍｏｕｎｔｓｏｆ
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ｄａｔａｅｘｃｈａｎｅａｎｄｃｏｍ ｕｔａｔｉｏｎꢀＡ ｔｒａｎｓｏｒｔｔｒｉ ｅｒｅｄａｒｃｈｉｔｅｃｔｕｒｅｂａｓｅｄｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋ
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ｒｏｃｅｓｓｏｒｉｓ ｒｅｓｅｎｔｅｄｉｎｔｈｉｓ ａｅｒꢀＴｈｅｄａｔａｔｒａｎｓｏｒｔｎｅｔｗｏｒｋｉｓｃｏｎｓｔｒｕｃｔｅｄｗｉｔｈ ｍｕｌｔｉｃｈａｎｎｅｌｄｉｒｅｃｔ
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，
，
ｍｅｍｏｒ ａｃｃｅｓｓｃｈａｎｎｅｌｓ ｔｈｅｍｕｌｔｉ ｏｒｔｍｅｍｏｒ ａｎｄｔｈｅｓｅｃｉａｌｉｚｅｄ ｏｏｌｉｎ ｄａｔａ ａｔｈ ｗｈｉｃｈｓｏｌｖｅｓｔｈｅ
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，
ｉｎｅｆｆｉｃｉｅｎｔｄａｔａｅｘｃｈａｎｅ ｒｏｂｌｅｍꢀＥｘｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｓｈｏｗｔｈａｔ ａｌｔｈｏｕｈｔｈｅ ｒｏｏｓｅｄａｒｃｈｉｔｅｃｔｕｒｅｉｓ
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，
１１％ ｓｌｏｗｅｒｔｈａｎｔｈｅｓｔｒｅａｍｌｉｎｅｓｔｒｕｃｔｕｒｅ ｉｔｃａｎａｄａｔｔｏａｖａｒｉｅｔ ｏｆｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋｓａｎｄ
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ｙ
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ꢀ
ｓａｖｅ ４６．５％ ｍｕｌｔｉｌｉｅｒｓꢀ Ｃｏｍ ａｒｅｄ ｗｉｔｈ ｔｈｅ ｓｃｈｅｍｅｓ ｒｅｓｅｎｔｅｄ ｉｎ ｏｔｈｅｒ ａｅｒｓ ｅｘｃｅｔ ｉｅｌｉｎｅ
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，
，
ｉｍ ｌｅｍｅｎｔａｔｉｏｎ ｏｕｒｄｅｓｉｎｉｍ ｒｏｖｅｓｔｈｅｄａｔａｔｈｒｏｕｈｕｔｒａｔｅｂ ４０％ ａｔｌｅａｓｔꢀＢｅｓｉｄｅｓ ｔｈｉｓｓｓｔｅｍ ｈａｓ
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ꢀ
ꢀ
ꢀ
，
ｙ
，
，
ｒｏｒａｍｍａｂｌｅｆｌｅｘｉｂｉｌｉｔ ｏｎｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ ｒｅｃｏｎｆｉｕｒａｔｉｏｎ ｈｉｈ
ｐ ｇ ｇ
ａｄｖａｎｔａｅｓｏｆ ａｒａｌｌｅｌｅｆｆｉｃｉｅｎｃ
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ｙ
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ꢀ
ｇ
，
ｒｏｃｅｓｓｉｎ ｓｅｅｄ ｅｔｃꢀ
ｇ ｐ
ｐ
ꢀ
：
Ｋｅ Ｗｏｒｄｓ
ꢀ
；
；
；
ｄｅｅ ｌｅａｒｎｉｎ ｃｏｎｖｏｌｕｔｉｏｎａｌｎｅｕｒａｌｎｅｔｗｏｒｋｓ ａｒａｌｌｅｌｃｏｍ ｕｔｉｎ ｆｉｅｌｄ ｒｏｒａｍｍａｂｌｅ
ｇ
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ꢀ
ｐ
ｙ
ꢀ
ａｔｅａｒｒａ
ꢀ
ｇ ｙ
（
，
）
是最近几年兴起的图像和视频处理技术 它以较
ＣｏｎｖｏｌｕｔｉｏｎａｌＮｅｕｒａｌＮｅｔｗｏｒｋ ＣＮＮ
，
卷积神经网络
ꢀ
ꢀ
、
高的准确率迅速在图像识别 图像分类和图像检测中获得应用 典型的
．
、
和
ＬｅＮｅｔ５ ＡｌｅｘＮｅｔ
算法有
ＣＮＮ
－
［］
１
： ， ，
应用多样化 使得算法结构多样化 这导致针对单一算法的流水线并
等
这类算法有两个特点
．
ＶＧＧＮｅｔ
［
］
２３
－
， ， ；
难以满足结构多样化的需求 因此 处理器必须具备可编程或可配置特性 算法需要的数
行加速方案
［］
４
， ，
据通信开销大 而且卷积神经网络存在着大量算法层的数据复用 导致普通的矩阵展开加速方案 消耗了大
， ， ，
量的数据通信时间 从而难以提高速度 因此 必须针对算法特点提高数据复用率 针对上述问题 目前已提
．
．
：
：
２０１７１２２８
－
收稿日期
网络出版时间
２０１７１０１１
－ －
ꢀꢀꢀꢀ
－
：
作者简介 赵博然
（
１９９１－
），
， ，
西安电子科技大学硕士研究生
Ｅ ｍａｉｌ ｚｈａｏｂｏｒａｎ２０１６ ｍａｉｌ．ｃｏｍ．
＠ｇ
：
男
－
：
张
（
１９６８－
），
，
，
：
Ｅ ｍａｉｌ ｚｈａｎ１ｌｉ２ ｍａｉｌ．ｘｉｄｉａｎ．ｅｄｕ．ｃｎ．
ｇ ＠
通信作者
犁
男
高级工程师
ꢀ
－
： ：／／
ｈｔｔ
ｐ
／
／ ／
ｋｎｓ．ｃｎｋｉ．ｎｅｔｋｃｍｓｄｅｔａｉｌ６１ ．１０７６ ．Ｔ Ｎ ．２０１７１２２８ ．０９１８ ．００６ ．ｈｔｍｌ
网络出版地址
：／／
ｈｔｔｐ ｗｗｗ．ｘｄｘｂ．ｎｅｔ
：
赵博然等 传输触发架构的可编程神经网络处理器设计
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第
期
４
９３
［
４１４
－
］
［
］
１５１６
－
（
，
）
虽然
ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎ ＵｎｉｔＣＰＵ
出了很多加速方法
和一些通用加速方案方法
通用中央处理器
．
ꢀ
ｇ
ꢀ
， ， ；
编程灵活 但能效比低 而且处理速度低 专用集成电路
（
，
）
具备
Ａ ｌｉｃａｔｉｏｎＳｅｃｉｆｉｃＩｎｔｅｒａｔｅｄＣｉｒｃｕｉｔＡＳＩＣ
ｐｐ
ꢀｐ
ꢀ
ｇ
ꢀ
， ；
速度和 功 耗 优 势 但 是 灵 活 性 差 专 用 指 令 集 处 理 器
（
，
Ａ ｌｉｃａｔｉｏｎＳｅｃｉｆｉｃＩｎｓｔｒｕｃｔｉｏｎｓｅｔＰｒｏｃｅｓｓｏｒ
ｐｐ
ꢀｐ
ꢀ
ꢀ ꢀ
［ ］
１７
）
ＡＳＩＰ
，
的可编程特性和专用集成电路处理速度快的优点 因而逐渐成为一种流行的嵌
兼顾了通用
ＣＰＵ
（
，
ｙ
）
具有电路资源丰富和可
ＦｉｅｌｄＰｒｏｒａｍｍａｂｌｅＧａｔｅＡｒｒａ ＦＰＧＡ
入式图像处理方式 而现场可编程门阵列
．
ꢀ
ｇ
ꢀ
ꢀ
，
重构的特点 是一种较理想的
：
开发卷积神经网络处理器的关键点是 设计可编
实现方式 使用
．
ＡＳＩＰ
ＡＳＩＰ
，
程的体系结构和高效的数据传输网络 使其针对不同类型和规模的卷积神经网络都具有较高的处理速度 笔
．
； ，
者首先介绍典型卷积神经网络的结构特点和处理器体系架构 然后 介绍处理器总体电路结构和单个处理单
（
，
Ｐｒｏｃｅｓｓｉｎ ＥｌｅｍｅｎｔＰＥ
ｇ
）
（
的电路结构 文中使用传输触发体系架构
．
，
ＴｒａｎｓｏｒｔＴｒｉ ｅｒｅｄＡｒｃｈｉｔｅｃｔｕｒｅ
ꢀ ｇｇ
元
ｐ
ꢀ
ꢀ
［ ］
１８
）
ＴＴＡ
（
， ）
ＤｉｒｅｃｔＭｅｍｏｒ Ａｃｃｅｓｓ ＤＭＡ
ꢀ
ｙ
ꢀ
、
结合片内多通道直接存储器访问
通道 多端口存储器和专用池化
、 ； ，
数据通路实现了电路可编程 高效数据复用及快速数据交换与运算的目标 最后 给出了处理器加速性能的
，
实验结果 验证了可编程卷积神经网络处理器的高速性和灵活性
．
卷积神经网络算法和处理器体系架构
１
ꢀ
典型的
网络
１．１
ＣＮＮ
ꢀ
：
一个典型的卷积神经网络结构包含 卷积层
（
）、
下采样层
（
）
和全连接
Ｐｏｏｌｉｎ Ｌａｅｒ
ｙ
ＣｏｎｖｏｌｕｔｉｏｎａｌＬａｅｒ
ꢀ ｙ
ꢀꢀ
ｇ
ꢀ
（
）
Ｆｕｌｌ ｃｏｎｎｅｃｔｅｄＬａｅｒ ．１９９８
ꢀ ｙ
，
年 文献
［］
针对手写体数字识别提出了
１
，
、
包括了 个卷积层 个
２
层
ＬｅＮｅｔ５
－
２
ｙ
－
、 ， ，
下采样层 个全连接层 所有卷积层的卷积核尺寸为 卷积层的输出特征图数量为
５
，
年 在大
１６．２０１２
和
２
６
（
，
）
比 赛 中 提 出 了
ＩｍａｅｎｅｔＬａｒｅＳｃａｌｅＶｉｓｕａｌＲｅｃｏｎｉｔｉｏｎＣｈａｌｌｅｎｅＩＬＳＶＲＣ
ｇꢀ
规模视觉图像 识 别 挑 战 赛
ｇ
ꢀ
ꢀ
ꢀ
ｇ
ꢀ
ｇ
［］
２
，
、 ，
包括 个卷积层 个下采样层和 个全连接层 卷积核尺寸有
３
、
，
卷积层的输出特征图
和
ＡｌｅｘＮｅｔ
５
３
３５ １１
，
的网络结构 如图 所示
、
和
４８１２８ １９２．２０１４
，
年 文献
［］
在
３
数量有
比赛中提出的一种
ＩＬＳＶＲＣ ＶＧＧＮｅｔ
．
１
、
、
， ，
层 卷积核尺寸为 卷积层的
３
网络包含了 个卷积层 个下采样层 个全连接层和
１３
个
ＶＧＧ１６
输出特征图数量有
５
３
１
ｓｏｆｔｍａｘ
、
、
，
：
由此可以总结出 典型的卷积神经网络具有以下特点
６４１２８２５６ ５１２．
和
网络进行的
各层包含大量的
网络结构多种多样 不同网络对应的卷积核尺寸 特征图数量和图像尺寸不同
、
、
，
；
基本运算包含乘累加 非线性运算 池化运算等基本操作 并且各层重复进行上述运算
；
，
、
数据交换操作
．
图
网络结构图
ＶＧＧ１６
１
ꢀ
处理器体系架构
１．２
ꢀ
， ：
由以上分析可知 卷积神经网络需要的硬件架构应具有以下特点 处理单元可大规模并行并且可被各层
； ，
重复使用 在处理器的控制下进行大量数据交换与运算 数据交换方式可根据程序指令灵活选择
．
，
ＴＴＡ
（
Ｖｅｒ Ｌｏｎ
ｙ
设计处理器 架 构 必 须 根 据 数 据 流 和 网 络 结 构 特 点 进 行 选 择
是 从 超 长 指 令 字
ｇ
ꢀ
［ ］
１９
，
Ｉｎｓｔｒｕｃｔｉｏｎ Ｗｏｒｄ ＶＬＩＷ
ꢀ
）
（
）
为核心数据
ＲｅｉｓｔｅｒＦｉｌｅ
体系结构发展而来的
体系架构以寄存器堆
．ＶＬＩＷ
ｇ
ꢀ
，
交换单元 而
，
体系架构将所有功能单元通过数据传输网络对等连接 系统通过一条
指令将数据
ＴＴＡ
Ｍｏｖｅ
，
送往相关运算单元 并触发对应操作实现其功能
体系架构比
ＶＬＩＷ
架构更适合数据传输与计算密集
．ＴＴＡ
型的应用 并且通过改变指令参数可以实现使用同一套数据传输网络完成多种数据传输方式 由此可见
体系架构特点与卷积神经网络的需求高度吻合
，
，
，
ＴＴＡ
．
：／／
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