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高性能并行全冗余十进制乘法器的设计
资料介绍
商业计算、金融分析等领域对高精度计算的需求对硬件十进制运算提出了越来越高的要求.已有的全冗余十进制乘法器由于全冗余加法器的结构复杂,已经给其性能的提升造成了瓶颈.本文优化设计了基于超载十进制数集(Overloaded Decimal Digit Set,ODDS)的全冗余ODDS加法器以降低其复杂度,并设计了一种新的基于该加法器的十进制压缩树模块.本文在部分积产生模块采用有符号的基-10编码和冗余的二-十进制(Binary Coded Decimal,BCD)编码快速产生十进制部分积.在最终积产生模块采用优化的编码转换电路快速产生BCD-8421乘积.实验结果显示所设计的并行全冗余十进制乘法器速度较快、面积较小.
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Vol． 46 No． 6
Jun． 2018
第
期
电
子
学
报
2018
6
ACTA ELECTRONICA SINICA
年
月
高性能并行全冗余十进制乘法器的设计
， ，
张 柳 崔晓平 董文雯
(
，
南京航空航天大学电子信息工程学院 江苏南京
211106)
:
、 ．
商业计算 金融分析等领域对高精度计算的需求对硬件十进制运算提出了越来越高的要求 已有的全
摘
要
， ．
冗余十进制乘法器由于全冗余加法器的结构复杂 已经给其性能的提升造成了瓶颈 本文优化设计了基于超载十进制
( Overloaded Decimal Digit Set，ODDS) ODDS
，
数集
的十进制压缩树模块 本文在部分积产生模块采用有符号的基
BCD)
的全冗余
加法器以降低其复杂度 并设计了一种新的基于该加法器
．
-10 - ( Binary Coded Decimal，
编码和冗余的二 十进制
．
BCD-8421
．
乘积 实验结果显
编码快速产生十进制部分积 在最终积产生模块采用优化的编码转换电路快速产生
、
示所设计的并行全冗余十进制乘法器速度较快 面积较小
．
:
;
; BCD
;
;
;
关键词
中图分类号
URL: http: / /www． ejournal． org． cn
乘法器 十进制运算
编码 冗余编码 全冗余加法器 编码转换
0372-2112 ( 2018) 06-1519-05
DOI: 10． 3969 /j． issn． 0372-2112． 2018． 06． 036
:
TN492
:
A
:
文章编号
文献标识码
电子学报
High-Performance Parallel Fully Redundant Decimal Multiplier
ZHANG Liu，CUI Xiao-ping，DONG Wen-wen
( College of Electronic and Information Engineering，Nanjing University of Aeronautics and Astronautics，Nanjing，Jiangsu 211106，China)
Abstract: High-performance decimal hardware arithmetic is now a high demand due to the requirement for accurate
computation in fields like commercial computing and financial analysis． The performance of fully redundant decimal multi-
plier is limited because the circuit for fully redundant adder is complex． A modified fully redundant adder based on overloa-
ded decimal digit set ( ODDS) and a new decimal reduction tree based on fully redundant ODDS adders are proposed． The
signed-digit radix-10 recoding and redundant binary coded decimal ( BCD) codes are used for fast partial product genera-
tion． A recoding conversion circuit is proposed to generate BCD-8421 product fast． Comparison shows that the delay and area
of the proposed decimal multiplier are small．
Key words: multiplier; decimal arithmetic; BCD coding; redundant coding; fully redundant adder; recoding conversion
X
Y
和乘数 采用
BCD
，
编码表示 十进制乘法器的被乘
1
引言
{ 0X，…，9X} ，
因此产生难度较大
．
数倍数的取值范围为
，
二进制与十进制的转换存在误差和舍入 因此不
( Signed-Digit，SD) -10
基
、 -5
编码 基 编码和双
有符号的
［7 ～ 14］
、
能满足商业计算 金融分析等领域对十进制算术运算
BCD
．
-10
基
编码可以缩小被乘数倍数的范围
编码
［1］
． 2008
IEEE 754
标准的修订版
的精度要求
加入了十进制浮点
． IBM
年发行的
{ 0X，…，9X}
{ -5X，…
将被乘数倍数的范围从
缩小为
( Decimal Floating-Point，DFP)
的格
微处理
运算单
［9，10，12］
0X，…，5X}
，
d × d-digit( 1-digit 1
对于
二进制数表示 十进制乘法运算 通过
( d + 1) ( Partial Product，PP) ．
表示 个十
［2］
Z
、
富士通
Sparc64 X
式
的
系列微处理器
等已经包括了完全符合新标准的硬件
DFP
， 4-bit
进制位 用
)
，
［3］
DFP
器
-10
基
编码产生
行部分积
．
元 十进制乘法器作为
乘加运算单元的重要组成
［7 ～ 9，12］
非冗余和冗余十进制数格式
被广泛应用于
［4 ～ 6］
，
部分 其性能直接影响
DFP
．
运算单元的性能
．
SD -10
十进制乘法器的设计中 基于非冗余
基
编码的
无法采用
通过十进制加法器相
( Partial
( Partial Product
十进制乘法运算包括十进制部分积产生
PPG
，
3X
电路存在一个明显的弊端 即难倍数
Product Generation，PPG) 、
部分积压缩
，
无进位的方式产生 需将
X
与
2X
Reduction，PPR)
．
和最终积产生三个模块 十进制被乘数
: 2017-04-25;
: 2017-07-06;
:
收稿日期
修回日期
责任编辑 覃怀银
航空科学基金重点实验室类
( No． NS2015045)
中央高校基本科研业务费专项资金
:
( No． 61404087) ;
( No． 20152052025) ;
( )
南京航空航天大学研究生创新基地 实验室 开
基金项目 国家自然科学基金
( No． kfjj20160407) ;
放基金
1520
2018
年
电
子
学
报
，
加获得 增加了
PPG
．
电路的延时 冗余
BCD
1 ， 0 l 26，
由图 可知 左拆分项满足 ≤‖ ‖≤ 因此所
i
编码的应用
． ［12］
解决了难倍数的问题 文献 采用冗余余三
( Excess-
t
0
t
2，
t
t
表示为
i + 1 i + 1
=
产生的字进位
满足
≤
≤
将
i + 1
i + 1
0
0
3，XS-3)
( ［-3，12］) ODDS
编码 和
( ［0，15］)
编码
产生十
t
+ t＇
．
t
字进位 被传递至第
i + 1
i + 1
，
字 用于第
i + 1
i + 1
i + 1
PP． XS-3
PP
，
进制
预计算所有的
ODDS
编码因其自补性被用于
+ 3 XS-3
的产生 通过
PP
直接转换
．
字十进制全冗余加法的计算 内部和
z 、 r
右拆分项 和
i
i
3
2 1 0
，
项 可以将
， ODDS
部分积 转换后的
编码的
部分积可以通过二进
制压缩树进行压缩并对压缩过程中产生的十进制进位
i-1
i
字的进位构成了第 字的十进制和
s ( s s s s ) ，
i
第
i
i
i
i
［11］
成
t
z
2
的逻辑图如图 所示
．
和
i + 1
i
(
)
又称为字进位 进行修正
．
［11］
文献 提出了一种基于全冗余
ODDS
加法器的
．
十进制压缩树结构 全冗余十进制乘法器
( Fully Redun-
dant Decimal Multiplier，FRDM) PPR
的
模块采用全冗余
．
十进制加法 全冗余
ODDS
2∶ 1，
加法器压缩比为 相比
［8，9］
3: 2
， ，
其压缩效率更高 因其计
已有的十进制
压缩器
，
算规则遵循十进制数的进位规则 无需设计修正方块
， ．
对字进位进行计数与修正 因此电路结构规整 不足的
ODDS
，
加 法 器 的 电 路 结 构 复 杂 难 于
是目前全 冗 余
．
实现
FRDM
［7］ PPG
采用文献 的
本文设计的
( d + 1) ODDS
行
电路产生
ODDS
，
部分积 采用优化设计的全冗余
ODDS-BCD FRDM
编码转换电路提高
加法器和
的性
［11］ FRDM
文献 的
BCD
32
BCD-
行
经双
编码产生
． ，
能 实验结果显示 与目前国内外性能最佳的十进制乘
8421 PP， PPR
由
32-digit
ODDS
，
模块产生一行
ODDS-BCD
的
乘积
，
法器相比较 所提出的
FRDM
．
的综合性能优越
32-digit
BCD-
通过
8421
的
编码转换电路获得
． s i
乘积 设 为第 字的
i
ODDS ，P i
乘积
i + 1
为第 字的
i
2
ODDS
加法器
全冗余
out
BCD-8421
．
乘积 当
s ＞ 9
i
，
时 向第
c ，
字传递进位
i
［11］
ODDS
1
加法器的结构如图 所示
．
a
设
全冗余
i
in
P
s
的值由该位 的值和第
i
i-1
c
字进位输入 决定 根
i
．
i
3
2
1
0
3
2
1
0
( a a a a )
i
b ( b b b b )
i
ODDS
加法器的两
和
是全冗余
i
i
i
i
i
i
i
［11］，ODDS-BCD
据文献
:
编码转换公式为
i
ODDS
． s ( s = a + b )
i
个第 字
加法运算的和 为了快速产生向高位的进位 可以将两
r ，
使
i
操作数
是第 字十进制
0
in
0
i
i
i
i
P = c
i
s
⊕
i
( 1)
i
．
，
1
in
1
0
3
1
0
3
2
3 1 0
P = c ［( s
i
s ) s + s + s s s + s s s ］
i
⊕
i
i
i
i
i
i
i
i
i
i
a
b
l
个操作数
和
拆分为左拆分项 和右拆分项
i
i
i
in
3
2
1
3 1
+ c ( s s s + s s )
i
( 2)
i
i
i
i
i
s
=
l
+
r
(
u
u
得‖ ‖ ‖ ‖ ‖ ‖ ‖ ‖代表操作数 的算术
i
i
i
i
2
in
3
2
1
3
2
0
3
2
1 0
P = c { ( s s s + s s s ) + ［( s s ) ( s s ) ］
i
i
i
i
i
i
i
i
i
i
i
i
) ． l
t
可用于产生字进位
i + 1
z ，
i
l
以及内部和 使得‖ ‖
i
值
2
1
0
in
3
2
2 1
+ s s s } + c ( s s + s s )
i
( 3)
=
z
‖ ‖
i
+ 10t
．
l
r
5
3
和
当
和
所包含的位数分别为
i
i
i
i
i
i
i
i + 1
i
i
3
in
3
2
1
0
in
3
2
1
3
2
1
0
［11］
P = c ( s s ) ( s s ) + c ( s s s ) + ［( s s ) ( s s ) ］
i
，
时 产生字进位的速度较快
．
i
i
i
i
i
i
i
i
i
i
i
i
i
( 4)
( 5)
out
in
3
0
3
2
3 1
c
= c s s + s s + s s
i
i
i
i
i
i
i
i
，
为了提高编码转换电路的速度 运用超前进位单
． g
元快速产生进位 进位产生信号 和进位传递信号
i
p
i
［11］
( 6)
:
由式
获得
3
2
1
3 0
g = s ( s + s ) ，p = s s
i
( 6)
i
i
i
i
i
i
3
全冗余十进制乘法器的优化设计
SD -10
，XS-3
ODDS
采用
17
基
编码
编码和
部分积 将优化设计的全冗余
FRDM PPR
编码快速
ODDS
32-
ODDS
行
，
产生
加法器应用于
digit ODDS-BCD
，
的
模块中 将优化设计的
BCD-8421
编码转换电路用于
ODDS
乘积的产
17∶ 1
十进
． 3
生 图 给出了基于全冗余
加法器的
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