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I2C 总线verilog HDL
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I2C slave Verilog 带寄存器接口，有仿真testbench 开源
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| i2cslave_latest.tar.zip | 1M |
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全部评论(1)
2022-05-26 15:20:04shitian2022lxk
这个例程需要用到外部提供的时钟，不是使用主设备的时钟做的处理。