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面向HBM和3D封装的TSV应力对邻近晶体管性能影响与建模方法.docx
资料介绍
面向HBM和3D封装的TSV应力对邻近晶体管性能影响与建模方法
——从应力-迁移率关系到TSV影响区的电路级建模
引言
硅通孔（TSV）是实现HBM和3D封装中垂直互连的关键技术。在HBM4E中，TSV的直径已缩小至5μm至10μm，间距缩小至20μm至40μm，TSV密度超过每平方毫米10万个。TSV由铜填充，铜的CTE（17 ppm/K）与硅的CTE（2.6 ppm/K）存在显著差异，在TSV制造和温度变化过程中，TSV在硅衬底中产生机械应力，影响邻近晶体管的载流子迁移率和阈值电压。这种应力效应在先进工艺节点中尤为显著，需要在电路设计中进行精确建模和补偿。本文系统分析TSV应力对邻近晶体管性能的影响机理，探讨应力建模方法和电路设计优化策略。
TSV应力的产生机制
热应力来源
TSV应力的主要来源是铜与硅之间的热膨胀失配：
1. 制造工艺应力：TSV电镀后进行退火（约400°C），在冷却过程中铜的收缩量大于硅，在硅衬底中产生压应力。
2. 工作温度应力：芯片在工作过程中温度变化（25°C至85°C），铜与硅的CTE差异导致热应力。
3. 封装应力：芯片封装过程中的热循环和机械加载，进一步增加TSV附近的应力。
应力分布特征
TSV在硅衬底中产生的应力分布具有以下特征：
1. 径向应力：在TSV周围，径向应力为压应力，在TSV边缘处最大，随距离增加而衰减。
2. 切向应力：在TSV周围，切向应力为拉应力，在TSV边缘处最大，随距离增加而衰减。
3. 应力影响区：TSV应力的影响范围约为TSV直径的2倍至3倍，即直径10μm的TSV，影响区约20μm至30μm。
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