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FPGA CPLD设计Verilog例程 计数器实验工程文件源码+说明文档
资料介绍
FPGA CPLD设计Verilog例程 计数器实验工程文件源码+说明文档
所谓Johnson 计数器，其实说白了无非就是复杂一点的流水灯实验。流水灯加上了按
键控制，流水灯的开启关闭和变化方向在按键的控制下进行。
本实例是带停止控制的双向4bit Johnson 计数器，可以通过LED 灯直观的在学习板上进行
演示。该工程的接口定义如表5.5 所示。
表5.5 Johnson 计数器实验接口定义
信号名称方向描述
clk input 时钟信号，50MHz
rst_n input 复位信号，低电平有效
key1 input 按键1，控制流水灯移动或者不移动
key2 input 按键2，控制流水灯向左移动
key3 input 按键3，控制流水灯向右移动
led1 output 发光二极管1
led2 output 发光二极管2
led3 output 发光二极管3
Led4 output 发光二极管4
部分文件列表
| 文件名 | 大小 |
| Johnson 计数器实验.pdf | |
| johnsonverilog/ | |
| johnsonverilog/db/ | |
| johnsonverilog/db/.cmp.kpt | |
| johnsonverilog/db/johnson.(0).cnf.cdb | 4KB |
| johnsonverilog/db/johnson.(0).cnf.hdb | 2KB |
| johnsonverilog/db/johnson.asm.qmsg | 2KB |
| johnsonverilog/db/johnson.asm.rdb | 1KB |
| johnsonverilog/db/johnson.asm_labs.ddb | 1KB |
| johnsonverilog/db/johnson.cbx.xml | |
| johnsonverilog/db/johnson.cmp.cdb | |
| ... | |
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