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FPGA CPLD设计Verilog例程 乘法器实验工程文件源码+说明文档
资料介绍
FPGA CPLD设计Verilog例程 乘法器实验工程文件源码+说明文档
通过这个实验使大家能够掌握利用FPGA/CPLD 设计乘法器的思想，并且能够将我们
设计的乘法器应用到实际工程中。乘法器的设计方法有两种：组合逻辑设计方法和时序逻辑
设计方法。采用组合逻辑设计方法，电路事先将所有的乘积项全部计算出来，最后加法运算。
采用时序逻辑设计方法，电路将部分已经得到的乘积结果右移，然后与乘积项相加并保存和
值，反复迭代上述步骤直到计算出最终乘积。
在该实验中就是要利用时序逻辑设计方法来设计一个16 位乘法器，既然是利用时序逻
辑设计方法那么就得利用时钟信号控制乘法器运算。用时序逻辑设计方法与用组合逻辑设计
方法比较，它有什么好处呢？利用时序逻辑设计方法可以使整体设计具备流水线结构的特征，
能适用在各种实际工程设计中。
在提及乘法器的速度时，可以先了解一下数据吞吐量的概念。数据吞吐量使指芯片在一
定时钟频率条件下所能处理的有效数据量。假设本实验设计的芯片时钟频率可达300MHz，
那么该芯片的数据吞吐量是多少呢？
由于芯片完成一次乘法运算需要1 个以上的时钟周期，因此，即使芯片采用300MHz
的时钟频率，它每秒钟所能处理的有效数据吞吐量也一定小于300M。对于16 位乘法器而
言，ain 和bin 均为0xFFFF 时，芯片的运算量最大，计算所需的时间也最长，这种情况才
能作为我们计算数据吞吐量的依据。
假设芯片在200MHz 的条件下ain 和bin 均为0xFFFF 时需要16 个时钟周期才能得到
乘法结果，那么芯片在200MHz 的条件下的数据吞吐量就为：200M/16=12.5M 。
部分文件列表
| 文件名 | 大小 |
| mux16/ | |
| mux16/db/ | |
| mux16/db/.cmp.kpt | |
| mux16/db/logic_util_heursitic.dat | 9KB |
| mux16/db/mux16.(0).cnf.cdb | 10KB |
| mux16/db/mux16.(0).cnf.hdb | 2KB |
| mux16/db/mux16.asm.qmsg | 2KB |
| mux16/db/mux16.asm.rdb | 1KB |
| mux16/db/mux16.asm_labs.ddb | 2KB |
| mux16/db/mux16.cbx.xml | |
| mux16/db/mux16.cmp.cdb | |
| ... | |
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