FPGA CPLD设计Verilog例程 SRAM读写实验工程文件源码+说明文档

更新时间：2020-07-01 21:08:03 大小：459K 上传用户：xzxbybd 查看TA发布的资源 标签：fpga cpld verilog sram 下载积分：2分评价赚积分（如何评价?）收藏评论(1) 举报

资料介绍

SRAM 芯片时序操作大同小异，在这里总结一些它们共性的东西，也提一些用Verilog

简单的快速操作SRAM 的技巧。

这里就以本实验使用的IS62LV256-70U 为例进行说明。其管脚定义如表5.18 所示。

具体在硬件连接的时候，其实很多人喜欢直接把输出使能信号OEn 和片选信号CEn 接

地，这样一来不仅节省了处理器和SRAM 连接的管脚数，而且在读写SRAM 的时候其实只要

对写使能信号WEn 操作就可以了，简化了代码部分。本设计的硬件原理图如图5.23 所示。

图5.23 SRAM 接口

因为在硬件上已经把CEn 和OEn 拉低了，所以在不进行写SRAM 的时候，实际上SRAM

的数据总线上的值是对应地址总线的数据。为了避免误操作，可以把地址总线置高阻态，如

果不去操作数据总线（最好不是复用的数据总线）也无大碍。因为这样简化了设计。对于

SRAM 的操作时序，只要关心地址总线、数据总线和写使能WEn 信号。读写时序分别如图

5.24 和图5.25 所示。

文件名	大小
SRAM读写实验.pdf
verilogsram/
verilogsram/db/
verilogsram/db/.cmp.kpt
verilogsram/db/logic_util_heursitic.dat	5KB
verilogsram/db/prev_cmp_sram_test.asm.qmsg	2KB
verilogsram/db/prev_cmp_sram_test.eda.qmsg	2KB
verilogsram/db/prev_cmp_sram_test.fit.qmsg
verilogsram/db/prev_cmp_sram_test.map.qmsg	5KB
verilogsram/db/prev_cmp_sram_test.qmsg
verilogsram/db/prev_cmp_sram_test.tan.qmsg
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