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FPGA设计 6位8通道同步采集AD芯片MAX11046 Verilog驱动源码
资料介绍
FPGA设计 6位8通道同步采集AD芯片MAX11046 Verilog驱动源码
module max11046_dev(
input clk,
input rst_n,
input en, //寮€濮嬮噰闆嗕俊鍙?
input sny_clk, //鍚屾淇″彿
input eoc, //杞崲缁撴潫杈撳嚭
output reg wr, //鍐欎娇鑳? 杈撳叆锛堜綆鐢靛钩鏈夋晥锛?
output reg cs, //鐗囬€? 杈撳叆锛堜綆鐢靛钩鏈夋晥锛?
output reg rd, //璇讳娇鑳? 杈撳叆锛堜綆鐢靛钩鏈夋晥锛?
output convst, //鍚姩杞崲 杈撳叆锛堜笂鍗囨部缁撴潫閲囨牱锛屽苟寮€濮嬪鎹曡幏鐨勬牱鏈繘琛岃浆鎹€?褰揅OVST涓轰綆鐢靛钩鏃讹紝 ADC澶勪簬閲囬泦妯″紡锛?
inout [15:0] db, //鏁版嵁淇″彿 杈撳叆杈撳嚭
output [127:0] mdb, //鏁版嵁杈撳嚭
output reg rev_done //鑾峰彇鏁版嵁瀹屾垚
);
reg [15:0] dataBus;
reg [127:0] r_mdb;
reg [3:0] channel;
reg [4:0] cur_state;
reg [4:0] next_state;
reg [7:0] time_cnt;
reg time_cnt_clr; //璁℃暟鍣ㄦ竻闆朵俊鍙?
reg st_dong;
parameter st_cfg = 5'b0_0001; //閰嶇疆鐘舵€?
parameter st_mesu = 5'b0_0010; //閲囨牱鐘舵€?
parameter st_covt = 5'b0_0100; //杞崲鐘舵€?
parameter st_rdata = 5'b0_1000; //鎺ユ敹鍗曢€氶亾鏁版嵁
parameter st_nover = 5'b1_0000; //鎺ユ敹鏁版嵁
//瀵勫瓨鍣ㄩ厤缃?
parameter cr0 = 1'b0; //閲囬泦妯″紡 0:convst 涓嬮檷娌垮紑濮嬮噰闆嗕笂鍗囨部寮€濮嬭浆鎹? 1锛氫竴鏃﹀厛鍓嶇殑杞崲瀹屾垚锛岃幏鍙栨ā寮忓氨浼氬惎鍔ㄣ€?涓婂崌娌垮紑濮嬭浆鎹?
parameter cr1 = 1'b0; //蹇呴』涓?
parameter cr2 = 1'b1; //0:鍋忕Щ浜岃繘鍒?1:琛ョ爜浜岃繘鍒?
parameter cr3 = 1'b0; //0锛
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文件名 | 大小 |
MAX11046.v | 5KB |
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资料:bitboy
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