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FPGA静态时序约束的策略研究及探讨

更新时间：2020-10-29 21:45:22 大小：2M 上传用户：gsy幸运查看TA发布的资源 标签：fpga静态时序约束 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

在目前的大规模FPGA设计中,必须将被测试设计的时序验证及逻辑功能验证分开进行才能得到较高的测试覆盖率。为此需要用即静态时序分析验证电路时序的正确性。静态时序约束是FPGA设计中的重要环节,对FPGA的时序收敛起着重要的作用。简述了FPGA静态时序约束设计中的基本概念,分析了时序电路的基本原理,介绍了常用的几种约束方法,重点研究了时钟约束,I/O约束,例外约束等几种情形。从而减小逻辑面积和布线延时,提高FPGA工作频率。

In the present large-scale FPGA design,the timing verification and logic function verification of the device under test must be separated so as to achieve fairly high test coverage.Therefore,it is necessary to verify the correctness of circuit timing by means of static timing analysis.Static timing constraint is an important link in FPGA design and plays an important role in FPGA timing convergence.The basic concept in FPGA static timing constraint design is briefly described,the basic principles of sequential circuits analyzed,and several commonly used constraints introduced.Several situations including clock constraints,I/O constraints and exceptional constraints are emphatically studied,so as to reduce the logic area and routing delay and increase the working frequency of FPGA.

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