基于FPGA与DDR2SDRAM的高速ADC采样数据缓冲器设计

更新时间：2019-08-25 11:27:27 大小：3M 上传用户：sun2152 查看TA发布的资源 标签：fpga ddr sdram adc 数据缓冲器 下载积分：1分评价赚积分（如何评价?）收藏评论(0) 举报

资料介绍

0引言

高速数据采集系统目前已在雷达、声纳、图像处理、语音识别、通信、瞬态信号测试等领域得到广泛应用。它的关键技术是高速ADC技术、高速数据缓冲存储技术与传输技术。当大量的高速实时数据经过模数转换后，必须高速存储，然后再读回计算机进行处理。把高速海量的数据缓存下来进行数字处理是设计的关键点和难点。本文针对这些特点，提出了基于FPGA与DDR2SDRAM高速采样数据缓冲器的设计方案，实现了高速数据缓存设计，并用于实际工程中，取得了较好的效果。

1高速ADC采样数据缓冲器设计方案

高速AD数据以LVDS电平传输至Virtex-5系列FPGAXC5VLX50T，这种方式可极大地抑制共模噪声，从而得到比晶体管晶体管逻辑（TTL）/互补型金属氧化物半导体（CMOS）电平传输更好的抗干扰效果和更低的辐射噪声。FPGA接收数据后，将数据存入自带的64位DDR2SDRAM（分2个BANK，每个BANK由2片MT47H64M16拼接而成）。DDR2的信号线分为时钟信号线CK/CK、数据信号线DQ/DQS/DM、地址信号线Address/BA1/BA0、命令信号线RAS/CAS/WE、控制信号线CS/CKE/ODT。数据缓冲器方案如图1所示。