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芯片设计中的ESD静电防护电路设计.docx
资料介绍
芯片设计中的ESD静电防护电路设计
一、引言
ESD静电防护是芯片I/O电路设计中最重要的可靠性问题之一。静电放电可以在极短时间内产生数千伏的高压，对芯片造成永久性损坏。ESD防护电路在芯片的I/O引脚和电源引脚之间提供低阻抗泄放路径，保护芯片内部电路。
二、ESD的放电模型
2.1 人体模型
HBM模拟人体静电放电，是ESD测试中最常用的模型。HBM的放电电流峰值约数安培，上升时间约2~10ns，持续时间约150ns。
2.2 机器模型
MM模拟机器设备静电放电，放电电流比HBM更大，持续时间更短。
2.3 充电器件模型
CDM模拟芯片自身充电后对地放电，是先进工艺节点中最关键的ESD模型。
三、ESD防护电路
3.1 二极管
ESD保护二极管在I/O引脚和电源/地之间提供泄放路径，正向导通时泄放电流。
3.2 GG-NMOS
GG-NMOS是I/O引脚常用的ESD保护器件，利用寄生双极型晶体管的雪崩击穿泄放电流。
3.3 SCR
可控硅整流器具有最高的ESD保护效率，在单位面积内泄放最大的ESD电流。
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