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EDA-VerilogHDL期末必考试题

更新时间：2019-04-25 09:51:46 大小：74K 上传用户：sun2152查看TA发布的资源 标签：edaverilog_hdl 下载积分：0分 评价赚积分 （如何评价?） 打赏 收藏 评论(2) 举报

资料介绍

VerilogHDL 语言编程题（1、2小题10分，3小题20分）要求：写清分析设计步骤和注释。

试用Verilog HDL描述一个带进位输入、输出的8位全加器。

端口：A、B为加数，Cl为进位输入，S为和，CO为进位输出编写一个带异步清零、异步置位的D触发器。

端口：CLK为时钟，D为输入，CLK为清零输入端，SET为置位输入端；Q输出端。

设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。

端口设定如下：

输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端：

输出端口：COUT：进位输出端，DOUT：计数输出端。

1、简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题4分）。答：非阻塞（non-blocking）赋值方式（b<=a）：

b的值被赋成新值a的操作，并不是立刻完成的，而是在块结束时才完成：

块内的多条赋值语句在块结束时同时赋值：

硬件有对应的电路。

阻塞（blocking）赋值方式（b=a）：

b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。

2、简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？FSM的三段式描述风格中，三段分别描述什么？（本题6分）答：Mearty型，Moore型：前者与输入与当前状态有关，而后者只和当前状态有关：Binary，Gray，One-Hot 编码：分别为状态保存，状态切换，输出：


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