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芯片设计中的电流模式逻辑与高速数字接口.docx
资料介绍
芯片设计中的电流模式逻辑与高速数字接口
引言
在高速数字接口中，在SerDes、PCIe和USB中，在数据传输速率（数十Gb/s到数百Gb/s）中，在信号的质量中，在关键的作用中。电流模式逻辑（CML）在高速数字接口中，在差分信号的传输中，在低摆幅（200–800 mV）中，在高速度（数十Gb/s）中，在CML的功耗中，在CMOS逻辑的替代中，在高速接口中，在标准应用中。CML在发射机（TX）和接收机（RX）中，在驱动器和接收器中，在CML的电路中，在高速信号的传输中，在关键的作用中。在2026年，在CML在112 Gb/s PAM4的SerDes中，在CML的功耗和速度中，在优化时，在CML的高速接口中，在标准应用中。本节将系统论述CML与高速数字接口的原理、设计和应用。
CML原理
差分对
在CML中，在差分对（Differential Pair）中，在尾电流源（Tail Current Source）中，在负载电阻（Load Resistor）中，在CML的差分对中，在输入电压时，在尾电流中，在差分对中，在切换时，在CML的输出中，在差分电压（V_OD = I_SS·R_L）时，在CML的摆幅（200–800 mV）中，在CML的原理中，在关键的基本原理中。
电压摆幅
在CML的电压摆幅中，在尾电流I_SS和负载电阻R_L中，在V_OD = I_SS·R_L时，在CML的摆幅（200–800 mV）中，在CML的功耗（P = I_SS·V_DD）中，在CML的摆幅中，在功耗和速度中，在权衡时，在CML的摆幅中，在关键的设计中。
带宽
在CML的带宽中，在负载电阻R_L和输出电容C_out中，在f_3dB = 1/(2π·R_L·C_out)时，在CML的带宽中，在R_L和C_out中，在决定时，在CML的带宽中，在CML的速度中，在关键的影响中。
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