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存储芯片的过电应力与静电放电防护设计.docx
资料介绍
存储芯片的过电应力与静电放电防护设计
1 引言
过电应力（EOS）和静电放电（ESD）是存储芯片在使用和制造过程中面临的两种主要电气危害。EOS由电源瞬态波动、热插拔和雷击感应等引起，ESD由人体或设备接触芯片时释放的静电电荷产生。在3D NAND和DRAM的先进制程中，器件尺寸缩小使ESD耐受能力下降，而HBM和SSD的高密度封装使EOS风险增加。本章系统分析EOS/ESD的物理机制、防护电路设计和系统级防护方法。
2 EOS/ESD物理机制
2.1 ESD模型
ESD的测试模型包括：
1. 人体模型（HBM）：模拟人体静电放电，电容100pF、电阻1500Ω，峰值电流数安培
2. 机器模型（MM）：模拟机器放电，电容200pF、电阻0Ω，峰值电流数十安培
3. 充电器件模型（CDM）：模拟芯片自身充电后的放电，峰值电流数百安培
2.2 EOS机制
EOS由持续过电压或过电流引起，导致芯片热损伤或电介质击穿。EOS的危害通常比ESD更严重，可能导致芯片的完全失效。
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