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芯片设计中的锁相环与时钟生成电路.docx
资料介绍
芯片设计中的锁相环与时钟生成电路
引言
锁相环是芯片中最重要的时钟生成和同步电路，在数字处理器、通信收发机和数据转换器中为系统提供精确的时钟信号。PLL通过将本地振荡器的相位和频率锁定到参考时钟，生成本地时钟信号，在频率合成、时钟恢复和抖动滤除中发挥关键作用。PLL的基本结构包括鉴相器、环路滤波器、压控振荡器和分频器，通过负反馈环路将VCO的输出频率锁定到参考频率的整数倍或分数倍。近年来，随着芯片工作频率的升高和工艺的微缩，PLL的设计面临相位噪声、抖动和功耗的挑战。数字PLL利用数字电路替代模拟鉴相器和环路滤波器，在先进工艺中具有更好的可扩展性和可编程性。注入锁定PLL和次采样PLL等新型架构在低抖动和低功耗方面取得了显著优势。本节将系统论述锁相环与时钟生成电路的设计原理、关键技术和系统架构，涵盖PLL基本原理、相位噪声、VCO设计、数字PLL和时钟分配。
PLL基本原理
基本结构
PLL的基本结构包括：鉴相器：比较参考时钟和反馈时钟的相位差，输出与相位差成正比的误差信号；环路滤波器：低通滤波鉴相器的输出，控制PLL的带宽和稳定性；压控振荡器：根据环路滤波器的控制电压调整输出时钟的频率；分频器：将VCO的输出频率分频到参考频率，在反馈路径中设置分频比N，使VCO的输出频率锁定到参考频率的N倍。
锁定过程
PLL的锁定过程包括：频率捕获：在初始状态下，VCO的频率与目标频率不同，鉴相器产生频率差信号，环路滤波器调整VCO的控制电压，使VCO的频率向目标频率靠近；相位锁定：在VCO的频率接近目标频率后，鉴相器检测相位差，环路滤波器调整VCO的相位，使VCO的相位锁定到参考时钟的相位。
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