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可测性设计与扫描链插入技术.docx
资料介绍
可测性设计与扫描链插入技术
摘要
可测性设计是逻辑芯片设计中提高芯片测试效率和质量的关键技术，扫描链插入是DFT中最基础、应用最广泛的方法。本文系统分析了可测性设计的基本原理和方法论，深入探讨了扫描链设计、边界扫描、内置自检和存储器BIST等核心DFT技术的原理与实现，详细阐述了扫描链插入、测试向量生成和测试响应分析等关键环节，并对先进工艺节点下DFT面临的挑战进行了深入分析。
一、引言
在逻辑芯片制造过程中，测试是筛选良品和不良品的关键环节。在3纳米工艺节点，单颗芯片的晶体管数量已超过1000亿个，测试向量的数量达到数百万至数千万个，测试时间长达数秒至数十秒。可测性设计通过在芯片设计中集成测试功能，提高芯片的可测试性，降低测试成本。DFT已成为芯片设计流程中不可或缺的组成部分。
二、扫描链设计
2.1 扫描链原理
扫描链设计通过在触发器中增加扫描模式，使芯片在测试模式下所有触发器连接成一条或多条移位寄存器链，从而实现对芯片内部状态的控制和观测。在扫描测试模式下，测试向量通过扫描链串行输入到芯片内部，经一个时钟周期的正常操作后，测试响应通过扫描链串行输出，与期望响应进行比较以判断芯片是否存在故障。
2.2 扫描触发器
扫描触发器在D触发器的基础上增加了扫描输入和扫描使能控制，在正常模式下作为普通触发器工作，在测试模式下作为移位寄存器链的节点工作。扫描触发器的设计需要在面积开销和测试覆盖率之间进行权衡，在保证测试覆盖率的前提下最小化面积开销。
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